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最新专利技术
  • 半导体器件
    半导体器件_三星电子株式会社_202510205439.6
    提供了一种半导体器件，所述半导体器件包括：下源极/漏极图案；下沟道结构，所述下沟道结构连接到所述下源极/漏极图案；下栅电极，所述下栅电极与所述下沟道结构交叠并且在第一方向上延伸；下有源接触，所述下有源接触位于所述下源极/漏极图案上；上沟道结...
    2026-02-13
  • 集成器件及其制备方法
    集成器件及其制备方法_京东方华灿光电(广东)有限公司_202511346169.7
    本公开提供了一种集成器件及其制备方法，属于电力电子领域。该集成器件包括：隔离环和至少两个间隔排布的晶体管，各所述晶体管的金属电极均位于同一外延层上；所述隔离环位于所述外延层上，且与各所述晶体管的金属电极位于所述外延层的同一侧，所述隔离环环绕...
    2026-02-13
  • 共源共栅级联型GaN器件
    共源共栅级联型GaN器件_深圳镓楠半导体科技有限公司_202511457395.2
    本申请提供了一种具有限流装置的共源共栅级联型GaN器件，包括高压耗尽型GaN‑HEMT、低压Si‑MOSFET以及限流装置，所述限流装置设置在所述高压耗尽型GaN‑HEMT的栅极与所述低压Si‑MOSFET的源极之间，其特征在于：所述限流装...
    2026-02-13
  • 功率半导体器件
    功率半导体器件_英飞凌科技奥地利有限公司_202511054792.5
    一种功率半导体器件，包括：半导体衬底；功率晶体管，其形成在半导体衬底的单元场中；参考端子；感测端子；以及耗尽型感测晶体管，其集成在半导体衬底中并具有为第一导电类型的电压抽头区域。电压抽头区域电连接至感测端子并且跟随功率晶体管的漂移区电位，直...
    2026-02-13
  • 制造集成电路装置的方法
    制造集成电路装置的方法_三星电子株式会社_202510532340.7
    一种方法包括：在衬底的第一表面上交替地堆叠多个牺牲层和多个沟道层；将多个沟道层划分为多个纳米片堆叠件；在多个纳米片堆叠件之间形成占位件和占位件上的源极/漏极区域；在已经去除了多个牺牲层的区域中形成第一栅极结构；蚀刻衬底的第二表面的一部分以在...
    2026-02-13
  • 一种半导体结构及其形成方法
    一种半导体结构及其形成方法_上海集成电路装备材料产业创新中心有限公司_202411056087.4
    本发明提供一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供一半导体衬底，所述半导体衬底包括第一区域和第二区域；形成厚氧层，所述厚氧层覆盖所述第一区域和所述第二区域；形成阻挡层，所述阻挡层覆盖所述厚氧层；形成图形化的光阻层，所述...
    2026-02-13
  • 半导体装置及其形成方法
    半导体装置及其形成方法_青岛澳柯玛云联信息技术有限公司_202411054215.1
    本发明涉及一种半导体装置及其形成方法。所述半导体装置包括在衬底表面区域的中压器件形成区形成的第二栅极、栅极材料块、第一中压器件侧墙、第二中压器件侧墙、第二源区和第二漏区，其中，位于第二栅极侧面的栅极材料块、第一中压器件侧墙和第二中压器件侧墙...
    2026-02-13
  • 半导体装置及其制作方法
    半导体装置及其制作方法_青岛澳柯玛云联信息技术有限公司_202411054213.2
    本发明涉及一种半导体装置及其制作方法。所述半导体装置包括在中压器件形成区形成的包括第一栅介质层、第一栅极、第一源区和第一漏区的中压MOS器件，以及在低压器件形成区形成的包括第二栅介质层、第二栅极、第二源区和第二漏区的低压MOS器件，所述中压...
    2026-02-13
  • 金属栅极结构及其制备方法
    金属栅极结构及其制备方法_上海集成电路装备材料产业创新中心有限公司_202411040189.7
    本发明提供了一种金属栅极结构及其制备方法，所述金属栅极结构的制备方法包括：提供衬底，其上具有P型栅极沟槽及N型栅极沟槽；依次形成第一金属阻挡层及铝层覆盖所述P型栅极沟槽及所述N型栅极沟槽的内壁；对所述铝层执行图形化工艺，去除所述P型栅极沟槽...
    2026-02-13
  • 一种半导体器件中西格玛沟槽的制作方法
    一种半导体器件中西格玛沟槽的制作方法_合肥晶合集成电路股份有限公司_202610005557.7
    本发明属于半导体技术领域，公开一种半导体器件中西格玛沟槽的制作方法，包括：提供一衬底，衬底包括第一器件区和第二器件区；第一器件区的第一有源区上形成有PMOS区栅极和PMOS栅极掩膜层；使PMOS栅极掩膜层的顶部暴露在第一器件区形光刻胶层外部...
    2026-02-13
  • 一种优化锗硅外延生长的方法及半导体器件
    一种优化锗硅外延生长的方法及半导体器件_合肥晶合集成电路股份有限公司_202512015789.9
    本申请提供了一种优化锗硅外延生长的方法及半导体器件。方法包括：在衬底上形成浅沟槽隔离、栅极结构和源漏极区域，在源漏极区域形成沟槽，包括西格玛沟槽和半西格玛沟槽；在沟槽内选择性生长锗硅外延层，在西格玛沟槽内形成了第一嵌入式锗硅，在半西格玛沟槽...
    2026-02-13
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202511448245.5
    互补场效应晶体管(CFET)形成为具有产生不同阈值电压的功函金属层的不同组合。方法包括在衬底的第一区域上方形成第一纳米结构；在衬底的第二区域上方形成第二纳米结构；在衬底的第三区域上方形成第三纳米结构；在第一纳米结构上沉积第一栅电极层；在第二...
    2026-02-13
  • 半导体器件的制造方法及半导体器件
    半导体器件的制造方法及半导体器件_武汉新芯集成电路股份有限公司_202511325165.0
    本发明公开了半导体器件的制造方法及半导体器件，包括：提供半导体结构，包括第一功能区、第二功能区和电阻功能区，每一功能区形成有伪栅结构，且第一功能区的伪栅结构的宽度大于电阻功能区的伪栅结构的宽度；移除第一功能区的伪栅结构形成第一凹槽，以及移除...
    2026-02-13
  • 半导体器件的制造方法及半导体器件
    半导体器件的制造方法及半导体器件_武汉新芯集成电路股份有限公司_202511325114.8
    本发明公开了半导体器件的制造方法及半导体器件，包括：提供半导体结构，其中，半导体结构包括电阻功能区，电阻功能区形成有伪栅结构；移除电阻功能区的伪栅结构，以形成至少两个第一凹槽，并在电阻功能区形成第一电阻层，以形成电连接的至少两个电阻结构，其...
    2026-02-13
  • 一种半导体器件的形成方法以及半导体器件
    一种半导体器件的形成方法以及半导体器件_中芯国际集成电路制造(天津)有限公司_202411034379.8
    本公开实施例提供了一种半导体器件的形成方法以及半导体器件，其形成方法，具体包括：提供基底，所述基底内形成有漂移区；在所述漂移区中形成第一深阱区和第二深阱区；形成第一阱区和第二阱区，第一阱区位于所述第一深阱区的上侧，第二阱区位于所述第二深阱区...
    2026-02-13
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202510563739.1
    本公开涉及半导体器件及其形成方法。通过在纳米结构沟道周围沉积共形牺牲间隔件层，然后蚀刻牺牲间隔件层以使得牺牲间隔件层仅作为牺牲间隔件保留在垂直相邻的纳米结构沟道之间，来在垂直相邻的纳米结构沟道之间形成牺牲间隔件。可流动沉积技术可用于在具有大...
    2026-02-13
  • 一种集成双肖特基二极管的垂直沟槽型氮化镓超结MOSFET器件及其制备方法
    一种集成双肖特基二极管的垂直沟槽型氮化镓超结MOSFET器件及其制备方法_山东大学_202511495903.6
    本发明涉及一种集成双肖特基二极管的垂直沟槽型氮化镓超结MOSFET器件及其制备方法，属于半导体技术领域。本发明将超结结构应用于垂直沟槽MOSFET中，交替排列的p/n‑柱形成了漂移区内的横向电场，刻蚀沟槽填充肖特基金属，同时与n‑柱形成N型...
    2026-02-13
  • 一种集成沟道二极管的垂直沟槽型功率MOSFET结构及其制备方法
    一种集成沟道二极管的垂直沟槽型功率MOSFET结构及其制备方法_山东大学_202511495902.1
    本发明涉及一种集成沟道二极管的垂直沟槽型功率MOSFET结构及其制备方法，属于半导体技术领域，从下到上包括漏极金属层、衬底、N‑‑‑GaN漂移区，N‑‑‑GaN漂移区中央顶部通过离子注入形成P++‑屏蔽层，N‑‑‑GaN漂移区上方设有NPN...
    2026-02-13
  • 绝缘栅双极型晶体管及其制作方法
    绝缘栅双极型晶体管及其制作方法_南京南瑞半导体有限公司_202511362624.2
    本发明公开了一种绝缘栅双极型晶体管及其制作方法，绝缘栅双极型晶体管包括栅线总区、内阻单元以及栅引线区，内阻单元和栅线总区连接，所述内阻单元包括至少3个填充有多晶硅的沟槽，其中，一个沟槽为依据多晶硅整体电阻率ρ00、内阻单元的目标电阻值R00...
    2026-02-13
  • 一种处理器最小系统封装结构
    一种处理器最小系统封装结构_天津津航计算技术研究所_202511611983.7
    本发明涉及一种处理器最小系统封装结构，属于异构芯片集成技术领域。本发明设计了一种将flipchip和wire bonding两种互联方式相结合，并对于DDR和FLASH两种芯片进行RDL堆叠后的wire bonding的处理器最小系统封装结...
    2026-02-13
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