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最新专利技术
  • 集成电压调节模块的封装结构及其制备方法
    集成电压调节模块的封装结构及其制备方法_盛合晶微半导体(江阴)有限公司_202411132488.3
    本发明提供一种集成电压调节模块的封装结构及其制备方法，包括基板、电压调节模块、负载芯片、电连接部件和封装层，电压调节模块包括VR芯片和集成电感，VR芯片通过贯穿其中的TSV柱电性引出至远离基板的表面；负载芯片跨设于电压调节模块与电连接部件之...
    2026-03-17
  • 芯片结构和包括该芯片结构的半导体封装件
    芯片结构和包括该芯片结构的半导体封装件_三星电子株式会社_202510515605.2
    提供了芯片结构和包括该芯片结构的半导体封装件。所述芯片结构包括：重分布结构；电子集成电路芯片，在重分布结构的上表面上；以及光子集成电路芯片，包括：第一基底，在电子集成电路芯片的上表面上并且包括有源表面和与有源表面相对的非有源表面；第一反射器...
    2026-03-17
  • 半导体器件及其制备方法
    半导体器件及其制备方法_深圳市鹏芯微集成电路制造有限公司_202411163111.4
    本申请公开了一种半导体器件及其制备方法，该制备方法包括：提供半导体结构；去除部分第一保护层和位于第一保护层下方的部分第一鳍，通过外延工艺在剩余的第一鳍上形成第一源漏极部件；在第一源漏极部件和伪栅结构上形成第三保护层，并在第三保护层上和第二保...
    2026-03-17
  • 形成半导体器件的方法
    形成半导体器件的方法_台湾积体电路制造股份有限公司_202511627570.8
    方法包括：形成源极/漏极区域，在源极/漏极区域上方形成接触蚀刻停止层，在接触蚀刻停止层上方形成层间电介质，在层间电介质和接触蚀刻停止层中形成第一接触插塞，以及执行蚀刻工艺以在层间电介质和接触蚀刻停止层中形成沟槽。源极/漏极区域和第一接触插塞...
    2026-03-17
  • 半导体结构及其形成方法
    半导体结构及其形成方法_台湾积体电路制造股份有限公司_202511627573.1
    方法包括形成下部晶体管和下部晶体管上方的上部晶体管。下部晶体管包括位于半导体衬底上方的下部源极/漏极区域，并且下部源极/漏极区域包括面向半导体衬底的底侧。上部晶体管包括位于下部源极/漏极区域上方的上部源极/漏极区域。该方法还包括形成接触开口...
    2026-03-17
  • 形成半导体器件的方法
    形成半导体器件的方法_台湾积体电路制造股份有限公司_202511646534.6
    形成半导体器件的方法包括：在互连结构的导电部件的表面上形成自对准材料(SAM)，其中互连结构形成在包括晶体管的器件层的第一侧，其中导电部件嵌入互连结构的远离器件层的最外介电层中，并且导电部件的表面由最外介电层暴露；在形成SAM之后，在互连结...
    2026-03-17
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202511646823.6
    本申请的实施例公开了半导体器件及其形成方法。方法包括形成与多层堆叠件相邻的下部源极/漏极区和上部源极/漏极区，多层堆叠件包括与半导体纳米结构交替堆叠的伪纳米结构，半导体纳米结构包括下部半导体纳米结构和上部半导体纳米结构；去除伪纳米结构；在下...
    2026-03-17
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202511655502.2
    本公开实施例提供了方法，方法包括：提供衬底；在衬底上形成有源区域，其中，有源区域包括交替堆叠的多个第一半导体层和第二半导体层；在有源区域上形成栅极介电层；在顶部FET和底部FET的栅极介电层上形成图案化的第一偶极材料M；以第一温度T1对栅极...
    2026-03-17
  • 半导体结构及其形成方法
    半导体结构及其形成方法_台湾积体电路制造股份有限公司_202511655512.6
    本申请的实施例公开了半导体结构及其形成方法。方法包括提供一种结构。所述结构包括底部沟道层的堆叠件、位于所述底部沟道层的堆叠件上方的顶部沟道层的堆叠件、夹在所述底部沟道层的堆叠件和所述顶部沟道层的堆叠件之间的隔离部件，以及包裹围绕每个底部沟道...
    2026-03-17
  • 堆叠器件结构及其制造方法
    堆叠器件结构及其制造方法_台湾积体电路制造股份有限公司_202511655515.X
    本公开公开了用于堆叠器件结构(诸如堆叠晶体管)的栅极堆叠件及其制造方法。一种示例性方法包括在衬底上方形成半导体层堆叠件。半导体层堆叠件包括设置在第二半导体层上方的第一半导体层。该方法还包括在第二半导体层周围形成第一类型金属栅极层。该方法还包...
    2026-03-17
  • 形成半导体器件的方法
    形成半导体器件的方法_台湾积体电路制造股份有限公司_202511655756.4
    方法包括：接收第一器件组件；接收第二器件组件；以及接合第一器件组件和第二器件组件的半导体层堆叠件以形成第一堆叠结构。第一器件组件包括设置在半导体层堆叠件和第一衬底之间的释放层，并且第一堆叠结构包括设置在释放层和第二器件组件之间的半导体层堆叠...
    2026-03-17
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202511673550.4
    提供了用于形成半导体器件的方法。方法包括在具有(110)晶体取向的衬底的顶面上方形成每个包括交替的沟道半导体部分和牺牲介电部分的多个鳍结构，其中，多个鳍结构中的相邻鳍结构的每个的沟道半导体部分的侧壁由源极/漏极沟槽暴露，其中，相邻鳍结构的沟...
    2026-03-17
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202511673562.7
    形成半导体器件的方法包括：通过在鳍上方依次形成介电材料、牺牲材料、第一半导体材料和第二半导体材料而在鳍上方形成层堆叠件；在层堆叠件上方形成伪栅极结构；在伪栅极结构的相对侧上形成源极/漏极区域；在伪栅极结构周围的源极/漏极区域上方形成层间介电...
    2026-03-17
  • 互补场效应管结构的制备方法
    互补场效应管结构的制备方法_上海集成电路制造创新中心有限公司_202511801171.9
    在本发明提供的一种互补场效应管结构的制备方法中，由于第二GAA器件结构与第一GAA器件结构在垂直于衬底表面的方向上分别位于介质隔离层的两侧，并且，第一GAA器件结构的沟道方向为第一方向，第二GAA器件结构的沟道方向为第二方向，第一方向和第二...
    2026-03-17
  • 半导体器件及其制造方法
    半导体器件及其制造方法_芯联先锋集成电路制造(绍兴)有限公司_202511808103.5
    一种半导体器件及其制造方法，制造方法包括：提供基底，基底包括电容区域和非电容区域，电容区域与非电容区域之间具有初始高度差；在基底上形成第一介质层，第一介质层覆盖电容区域和非电容区域，且第一介质层中对应于电容区域的部分与对应于非电容区域的部分...
    2026-03-17
  • 一种半导体器件的制作方法
    一种半导体器件的制作方法_安徽大学_202610140150.5
    本发明公开了一种半导体器件的制作方法，属于半导体技术领域。制作方法包括：提供一衬底，在衬底上形成伪栅极和硬掩膜层；在伪栅极两侧形成侧墙结构；形成接触孔刻蚀停止层，接触孔刻蚀停止层的材料与硬掩膜层的材料相同；在接触孔刻蚀停止层上形成层间介质层...
    2026-03-17
  • 半导体结构及其形成方法
    半导体结构及其形成方法_中芯国际集成电路制造(上海)有限公司_202411120985.1
    一种半导体结构及其形成方法，包括：提供基底；在所述基底上形成多个半导体鳍，所述基底包括器件区以及位于器件区之间的隔离区；形成横跨所述多个半导体鳍的多个伪栅；在伪栅露出的半导体鳍中形成源漏掺杂层；去除隔离区的源漏掺杂层以及位于源漏掺杂层下方的...
    2026-03-17
  • 一种半导体器件及其制造方法、电子装置
    一种半导体器件及其制造方法、电子装置_深圳市鹏芯微集成电路制造有限公司_202411176304.3
    本发明提供一种半导体器件及其制造方法、电子装置，该方法包括：提供衬底，在衬底上形成有多个栅极结构；形成覆盖栅极结构的第一硬掩膜层和第二硬掩膜层；在第二硬掩膜层和第一硬掩膜层中形成露出部分栅极结构的开口；去除露出的栅极结构以及部分衬底以形成多...
    2026-03-17
  • 一种集成SBD的SiC MOS结构及其制备方法
    一种集成SBD的SiC MOS结构及其制备方法_浙江摩珂达半导体有限公司_202511753587.8
    本发明涉及一种集成SBD的SiC MOS结构及其制备方法，属于半导体功率器件技术领域。包括依次层叠的N⁺衬底、N⁻漂移区和P型基区；将肖特基结集成于元胞区与终端区之间的主结区域，与正面源极电极金属层直接连接，该集成肖特基结构可以是SBD结构...
    2026-03-17
  • 一种复合型碳化硅场效应晶体管及其制备方法
    一种复合型碳化硅场效应晶体管及其制备方法_绍兴澎芯半导体有限公司_202511837397.4
    本申请公开了一种碳化硅场效应晶体管及其制备方法，包括：自下而上叠层设置的碳化硅外延层、栅氧化层及多晶栅层；多晶栅层中设置有多个串联的PN+结对，各PN+结对中包括第一PN+结及第二PN+结；至少一个PN+结对中的第二PN+结上设置有短接金属...
    2026-03-17
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