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最新专利技术
  • 一种碳化硅超级结VDMOSFET器件结构及其制备方法
    一种碳化硅超级结VDMOSFET器件结构及其制备方法_西安电子科技大学_202511051810.4
    本发明公开了一种碳化硅超级结VDMOSFET器件结构及其制备方法， 属于半导体领域， 包括漏极、衬底、耐压层、P型屏蔽层、P阱层、N+源区、P+源区、源极以及栅极， 衬底设置于漏极的上表面， 耐压层设置于衬底的上表面；耐压层包括N柱区和位于...
    2025-10-28
  • 超级结器件的形成方法
    超级结器件的形成方法_上海华虹宏力半导体制造有限公司_202510856117.8
    本发明提供了一种超级结器件的形成方法， 包括：在第一N型外延层内形成若干从第一N型外延层的正面贯穿至背面的P型柱， 若干P型柱在第一N型外延层的正面沿着第一方向延伸并且沿着第二方向间隔设置；在每个P型柱两侧的第一N型外延层内形成MOS结构；...
    2025-10-28
  • 一种半导体工艺方法
    一种半导体工艺方法_北京集成电路装备创新中心有限公司_202510839247.0
    本发明提供一种半导体工艺方法， 涉及半导体领域。该工艺方法包括：提供叠层结构， 叠层结构自下而上依次包括：衬底、第一氧化硅层、氮化硅层和掩膜层；主刻蚀步， 以图案化的掩膜层为掩膜， 刻蚀氮化硅层；过刻蚀步， 刻蚀主刻蚀步所剩余的氮化硅层， ...
    2025-10-28
  • 一种结型场效应晶体管器件及其制备方法和电子设备
    一种结型场效应晶体管器件及其制备方法和电子设备_深圳平湖实验室_202511293610.X
    本公开提供的一种结型场效应晶体管器件及其制备方法和电子设备， 通过第一次P型离子注入形成的低压JFET沟道区(即第一水平部)， 可以控制器件的阈值电压。同时， 本公开的垂直沟道(即第一垂直部)尺寸是通过第一次P型离子注入确定的， 通过在注入...
    2025-10-28
  • 一种沟槽结型场效应晶体管及其制备方法
    一种沟槽结型场效应晶体管及其制备方法_苏州华太电子技术股份有限公司_202511265108.8
    本申请提供一种沟槽结型场效应晶体管及其制备方法。沟槽结型场效应晶体管包括：多个沿横向间隔设置在外延层中的阶梯型沟槽， 所述阶梯型沟槽的包括相接的上方沟槽和下方沟槽， 上方沟槽孔径大于下方沟槽；其中， 相邻阶梯型沟槽之间形成凸起部；第二掺杂类...
    2025-10-28
  • 垂直型NOR Flash及其制造方法
    垂直型NOR Flash及其制造方法_华虹半导体(无锡)有限公司_202510786930.2
    本发明公开了一种垂直型Nor Flash及其制造方法。在硅衬底中形成有N掺杂源层；在N掺杂源层左右方向的中部上方形成有P阱层及N掺杂漏层；P阱层左侧表面及右侧表面覆盖有横向栅极叠层；横向栅极叠层包括沿横向依次邻接层叠布置的隧穿氧化层、浮栅、...
    2025-10-28
  • 一种Micro-LED显示面板及其制备方法
    一种Micro-LED显示面板及其制备方法_友达光电(昆山)有限公司_202510864776.6
    本发明提出一种Micro‑LED显示面板， 显示面板具有多个像素单元， 每一像素单元包含驱动用薄膜晶体管， 各薄膜晶体管包含半导体层、栅极绝缘层、栅极金属层、层间介质层。半导体层位于基板上， 半导体层于基板之间还可以具有缓冲层， 栅极绝缘层...
    2025-10-28
  • 功率器件及其制备方法
    功率器件及其制备方法_广东芯粤能半导体有限公司_202511271854.8
    本申请涉及一种功率器件及其制备方法， 器件包括：衬底， 以及位于衬底的第一表面上依次层叠的第一外延层、第二外延层；第二外延层内包括经由第二外延层的顶面沿朝向衬底的第一方向延伸， 且沿平行于第一表面的第二方向间隔排列的多个分裂栅， 以及与分裂...
    2025-10-28
  • 一种具有侧面栅和控制区的绝缘层上硅沟槽LDMOS晶体管
    一种具有侧面栅和控制区的绝缘层上硅沟槽LDMOS晶体管_杭州电子科技大学温州研究院有限公司_202511237824.5
    本发明公开了一种具有侧面栅和控制区的绝缘层上硅沟槽LDMOS晶体管， 该绝缘层上硅沟槽LDMOS晶体管由下至上依次为衬底层、埋氧层、硅膜层和器件顶层。硅膜层分为主体区和控制区， 两区域中间由二氧化硅隔离。本发明在硅膜层后方设置了控制区， 有...
    2025-10-28
  • LDMOS器件
    LDMOS器件_华虹集成电路(成都)有限公司_202510884894.3
    本发明提供一种LDMOS器件， 衬底内包括掺杂类型不同的第一阱区和第二阱区， 并且第一阱区和第二阱区具有重叠区域；沟道区横跨第一阱区和第二阱区， 沟道区与第一阱区重叠， 且沟道区与和第二阱区的重叠， 减小沟道区与第一阱区的重叠长度并增大沟道...
    2025-10-28
  • 一种半导体器件及其制作方法
    一种半导体器件及其制作方法_上海华虹宏力半导体制造有限公司_202510856112.5
    本发明提供了一种半导体器件及其制作方法， 应用于半导体技术领域。在本发明中， 隔离环结构包括位于基底内的第一埋层， 第一埋层包括多层离子注入层， 且不同离子注入层所注入离子的掺杂类型不同， 从而通过在隔离环结构中的一埋层例如N型埋层的周围增...
    2025-10-28
  • 一种铁电晶体管、FeFET存储器阵列及芯片
    一种铁电晶体管、FeFET存储器阵列及芯片_上海深明奥思半导体科技有限公司_202511065516.9
    本申请提供了一种铁电晶体管、FeFET存储器阵列及芯片。铁电晶体管， 包括：自下而上依次堆叠的半导体沟道、中间介电层、反铁电层、铁电层和栅极层；或者， 自下而上依次堆叠的半导体沟道、中间介电层、反铁电层、阻挡层、铁电层和栅极层；或者， 自下...
    2025-10-28
  • 一种改善半导体外延生长的工艺和半导体器件
    一种改善半导体外延生长的工艺和半导体器件_江苏天芯微半导体设备有限公司_202510878900.4
    本发明公开了一种改善半导体外延生长的工艺和半导体器件， 所述工艺包括：提供半导体衬底， 所述半导体衬底内具有沟槽；在所述沟槽内填充包含第一元素和第二元素的主体层；在所述主体层表面沉积包含第一元素和第二元素的缓冲层；在所述缓冲层表面沉积包含第...
    2025-10-28
  • 一种半导体器件及其制造方法
    一种半导体器件及其制造方法_中国科学院微电子研究所_202510697282.3
    本发明公开了一种半导体器件及其制造方法， 涉及半导体技术领域， 用于增大第一接触结构与源区和/或漏区之间的接触面积， 降低接触电阻， 提升接触性能， 利于使得半导体器件具有较高的开关速率和可靠性， 降低功耗。所述半导体器件包括：半导体基底、...
    2025-10-28
  • 一种低损耗高可靠性的沟槽型功率器件及制备方法
    一种低损耗高可靠性的沟槽型功率器件及制备方法_东南大学_202510657597.5
    本发明公开了一种低损耗高可靠性的沟槽型功率器件及制备方法， 包括第一导电类型衬底、第一导电类型外延层、栅极沟槽、栅介质层、第一导电类型源区、第二导电类型源区、第二导电类型体区、第二导电类型屏蔽层、第二导电类型电位调控区以及顶部金属和底部金属...
    2025-10-28
  • 半导体器件的制备方法
    半导体器件的制备方法_合肥晶合集成电路股份有限公司_202511285686.8
    本发明提供了一种半导体器件的制备方法， 包括：提供衬底， 衬底中形成有沟槽隔离结构；形成第一图形化的光刻胶层覆盖沟槽隔离结构和部分衬底， 并以第一图形化的光刻胶层为掩模， 刻蚀去除部分衬底以形成凹槽， 且刻蚀后凹槽的一侧与沟槽隔离结构之间具...
    2025-10-28
  • 氮化镓半导体器件及其制备方法
    氮化镓半导体器件及其制备方法_苏州纳维科技有限公司_202510912387.6
    本发明公开了一种氮化镓半导体器件及其制备方法， 属于半导体技术领域， 制备方法包括：提供氮化镓衬底， 氮化镓衬底中具有浅能级施主杂质；在氮化镓衬底的表面形成补偿层以及设置于补偿层上的半导体结构层；其中， 补偿层包含深能级受主杂质， 深能级受...
    2025-10-28
  • LDMOS晶体管及其制作方法
    LDMOS晶体管及其制作方法_重庆芯联微电子有限公司_202510879883.6
    本发明提供一种LDMOS晶体管及其制作方法， 包括提供一半导体基底， 半导体基底内形成有高压阱区和至少二个STI区；在高压阱区内且包围一STI区形成漂移区；覆盖半导体基底形成层间介质层， 贯穿层间介质层形成接触孔和STI引出孔， STI引出...
    2025-10-28
  • 一种半导体器件的刻蚀方法
    一种半导体器件的刻蚀方法_北京集成电路装备创新中心有限公司_202510828996.3
    本发明提供了一种半导体器件的刻蚀方法， 该方法包括：提供预设基底；预设基底包括沟道层和牺牲层形成的多个叠层结构， 以及叠层结构之间形成的沟槽；扩散层刻蚀步， 向腔室中通入第一刻蚀气体对叠层结构的两侧进行刻蚀， 以刻蚀去除牺牲层中的Ge成分向...
    2025-10-28
  • 多元阈值电压的本征MOSFET的制造方法
    多元阈值电压的本征MOSFET的制造方法_上海华力集成电路制造有限公司_202510821462.8
    本发明公开了一种多元阈值电压的本征MOSFET的制造方法， 包括步骤：提供P型掺杂的半导体衬底。在半导体衬底的顶部表面上形成多个第一栅极结构。进行一系列的N型的第一轻掺杂漏注入在各第一栅极结构两侧的半导体衬底的表面区域中自对准形成对应的第一...
    2025-10-28
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