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龙图腾网获悉安徽大学申请的专利一种高速低功耗逐次逼近型模数转换器、系统和方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121012502B 。

龙图腾网通过国家知识产权局官网在2026-04-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511203288.7，技术领域涉及：H03M1/00；该发明授权一种高速低功耗逐次逼近型模数转换器、系统和方法是由侯学师;徐辉;段宗明;吴博文;方明;冯健;彭照楠;万祝娟;黄志祥设计研发完成，并于2025-08-26向国家知识产权局提交的专利申请。

本一种高速低功耗逐次逼近型模数转换器、系统和方法在说明书摘要公布了：本申请公开了一种高速低功耗逐次逼近型模数转换器、系统和方法，涉及模拟集成电路设计技术领域，该模数转换器包括M位的辅助ADC、N位的主ADC和数字误差校正电路，辅助ADC包括第一栅压自举电路、第一非二进制DAC电容阵列、第一比较器和第一逐次逼近逻辑模块；主ADC包括第二栅压自举电路、第二非二进制DAC电容阵列、第二比较器和第二逐次逼近逻辑模块。通过辅助ADC量化得到M位非二进制数字码，通过主ADC量化得到N‑M位非二进制数字码，再通过数字误差校正电路将M位非二进制数字码和N‑M位非二进制数字码转换为二进制数字码并输出。本申请可以在保持低功耗特性的同时，提升转换速度与精度。

本发明授权一种高速低功耗逐次逼近型模数转换器、系统和方法在权利要求书中公布了：1.一种高速低功耗逐次逼近型模数转换器，其特征在于，所述高速低功耗逐次逼近型模数转换器包括：M位的辅助ADC、N位的主ADC和数字误差校正电路，M和N为正整数，且M＜N； 所述辅助ADC包括：第一栅压自举电路、第一非二进制DAC电容阵列、第一比较器和第一逐次逼近逻辑模块；所述第一非二进制DAC电容阵列的电容权重比为9：7：6：10； 所述主ADC包括：第二栅压自举电路、第二非二进制DAC电容阵列、第二比较器和第二逐次逼近逻辑模块；所述第二非二进制DAC电容阵列的电容权重比为72：56：48：24：20：16：8：5：3：2：1：4：2：1；所述第二非二进制DAC电容阵列采用二级参考电平； 所述第一非二进制DAC电容阵列的输入端接入所述第一栅压自举电路，所述第一非二进制DAC电容阵列的输出端与所述第一比较器的输入端连接，所述第一比较器的输出端与所述第一逐次逼近逻辑模块的输入端连接，所述第一逐次逼近逻辑模块的输出端接入所述数字误差校正电路； 所述第二非二进制DAC电容阵列的输入端接入所述第二栅压自举电路，所述第二非二进制DAC电容阵列的输出端与所述第二比较器的输入端连接，所述第二比较器的输出端与所述第二逐次逼近逻辑模块的输入端连接，所述第二逐次逼近逻辑模块的输出端接入所述数字误差校正电路；所述第一逐次逼近逻辑模块与所述第二逐次逼近逻辑模块通信连接； 所述第一栅压自举电路和所述第二栅压自举电路均采用差分结构，所述第一栅压自举电路的输入端和所述第二栅压自举电路的输入端分别连接差分模拟信号Vin和Vip，且均由时钟信号Clks控制开关状态；所述第一栅压自举电路和所述第二栅压自举电路用于同时接收外部输入的模拟信号，并同时将所述模拟信号传输至各自对应的所述第一非二进制DAC电容阵列、所述第二非二进制DAC电容阵列； 所述第一非二进制DAC电容阵列用于对所述模拟信号进行采样，确定第一上极板电压对并发送给所述第一比较器；所述第二非二进制DAC电容阵列用于对所述模拟信号进行采样，确定第二上极板电压对并发送给所述第二比较器； 所述第一比较器用于对所述第一上极板电压对进行比较，得到第一比较结果并发送给所述第一逐次逼近逻辑模块；所述第二比较器用于对所述第二上极板电压对进行比较，得到第二比较结果并发送给所述第二逐次逼近逻辑模块； 所述第一逐次逼近逻辑模块用于根据所述第一比较结果进行逐次逼近量化，得到M位非二进制数字码，并将所述M位非二进制数字码分别发送至所述第二逐次逼近逻辑模块和所述数字误差校正电路； 所述第二逐次逼近逻辑模块用于基于所述M位非二进制数字码，根据所述第二比较结果进行逐次逼近量化，得到N-M位非二进制数字码，并将所述N-M位非二进制数字码发送至所述数字误差校正电路； 所述数字误差校正电路用于将所述M位非二进制数字码和所述N-M位非二进制数字码转换为二进制数字码并输出； 所述高速低功耗逐次逼近型模数转换器还包括：时序发生器和分频器； 所述时序发生器的输出端分别连接所述第一比较器、所述第一逐次逼近逻辑模块和所述分频器，所述时序发生器用于提供驱动时钟信号； 所述分频器的输入端连接所述时序发生器和所述第一逐次逼近逻辑模块，所述分频器的输出端连接所述第二比较器和所述第二逐次逼近逻辑模块，所述分频器用于为所述主ADC分配2倍于所述辅助ADC的量化时间。

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