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龙图腾网获悉杭州颐达软件科技有限公司申请的专利一种基于范围可寻址查找表计算tanh函数的数字电路模块获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115146769B 。

龙图腾网通过国家知识产权局官网在2026-04-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210858801.6，技术领域涉及：G06N3/063；该发明授权一种基于范围可寻址查找表计算tanh函数的数字电路模块是由黄科杰;白宇单;张亦舒;孙志锋设计研发完成，并于2022-07-20向国家知识产权局提交的专利申请。

本一种基于范围可寻址查找表计算tanh函数的数字电路模块在说明书摘要公布了：本发明公开了一种基于范围可寻址查找表计算tanh函数的数字电路模块，包括：输入模块、地址映射模块、存储器模块、选择输出模块、控制逻辑。在控制逻辑的控制下，电路经过3个时钟周期来生成地址，查找函数值，以此来计算tanh函数。本发明包括给定最大绝对值误差下的输入数据和输出数据的位宽选择方法，以及存储器存储值的选择方法，可以实现不同精度的电路模块。本发明电路结构简单可靠，计算速度快，功耗少，相比于普通查找表方法使用存储空间少，易拓展，便于在芯片上实现。

本发明授权一种基于范围可寻址查找表计算tanh函数的数字电路模块在权利要求书中公布了：1.一种基于范围可寻址查找表计算tanh函数的数字电路模块，其特征在于，包括：输入模块、地址映射模块、暂存寄存器模块、存储器模块、选择输出模块、控制逻辑单元； 所述输入模块，接受外部的输入数据data作为tanh函数的自变量，并将输入数据data分解为符号位sign和无符号数unsigned，作为输入模块的输出； 所述地址映射模块，接受输入模块给出的无符号数unsigned，以及外部输入的overflow位，处理产生对应函数值在存储器模块中的地址addr2，并生成读使能信号ren； 所述地址映射模块的映射法则由以下方法确定： 把区间[x_start，2n0分成N个分区，各个分区首尾连接、互不重叠地覆盖整个区间；已经确定x_start后，x_start为第1个分区的开始点，也记为x0，第1个分区的截止点为x1，也为第2个分区的开始点，以此类推，用变量k表示一个分区的标号，k取1、2、3、……、N；x0和后面第k个分区的截止点xk为n-1位的无符号定点数，小数位宽为n1，整数位宽为n0，选取xk为最大的该格式下能满足tanhxk-tanhxk-1≤2e-12n2的数，即从x0开始，将x0从最小一位加1得到该格式下能表示的x0的下一位数x，然后检验该数x是否满足tanhxk-tanhxk-1≤2e-12n2，直到不满足为止，把最后一个满足上述不等式的数x作为x1，其余的xk也按照此规则确定；按照这种规则直到确定到第K个分区，使得xK≥2n0，这时已经把区间[x_start，2n0范围内全部分区，最后一个分区的截止点xK取2n0，分区总数N=K； 所述暂存寄存器模块，接受输入模块输出的无符号数unsigned并存储起来； 所述存储器模块，有读出和写入两种模式；当外部给出的写使能信号wen为1时，存储器模块将外部的输入数据data作为数据存储起来，存储地址为外部输入的地址addr1；当地址映射模块生成的读使能信号ren为1时，存储器模块将地址addr2处所存储的数据作为输出； 所述存储器模块的存储数据值为：在地址k-1处，存储能用存储数据格式表示的最接近tanhxk-tanhxk-12的数，其中存储数据格式就是小数位宽为n2-1、没有整数位的无符号定点数；在地址N处，存储能用该数据格式表示的最接近1-tanh2n02的数； 所述选择输出模块，根据控制逻辑单元给出的控制信号、选择暂存寄存器模块或存储器模块的输出数据的其中一个，经过去除整数位、末尾补零的操作以及添加符号位sign的操作后，作为输出output；所述选择输出模块的选择逻辑为，当输入数据data的无符号数unsigned小于预先给定的分界值x_start，且overflow位为0时，直接将unsigned经过去除整数位、末尾补零和添加符号位sign的操作后，作为输出output，否则，输入数据的函数值会在存储器模块中查找，再经过添加符号位sign的操作后，作为输出output； 所述输入数据data的数据位宽n，整数位宽n0和小数位宽n1，输出数据output的数据位宽n2，选择输出模块的分界值x_start由以下方法确定： 首先确定计算tanh函数的最大绝对值误差e； 然后确定n2，选取的n2满足12n2≤e10； 接着确定n1，要满足12n1≤e且12n1≤2e-12n2； 接着确定n0，要满足1-tanh2n0≤2e-12n2，n0选择满足条件的最小值； 接着确定n，要满足n=1+n0+n1； 最后确定x_start，其为方程x-tanhx=e的解； 所述控制逻辑单元，协调各模块的执行，在其控制下整个计算过程在3个时钟周期内被完成，并输出计算完成信号fin；当外部输入的复位信号rst为1时，整个数字电路模块被复位；第1个时钟周期内，输入数据经过输入模块和地址映射模块，得到ren信号和地址addr，以及需要被暂存的数据unsigned；第2个时钟周期内，暂存寄存器模块和存储器模块的输出值将会根据控制逻辑单元给出的信号被选择；第3个时钟周期内，被选择的数据经过输出寄存器被输出，同时计算完成信号fin变为1，表示计算已经完成。

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