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龙图腾网获悉复旦大学申请的专利一种超标量RISC-V处理器实现专用计算加速的L2 Cache访存接口获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116719759B 。

龙图腾网通过国家知识产权局官网在2026-04-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310040168.4，技术领域涉及：G06F13/16；该发明授权一种超标量RISC-V处理器实现专用计算加速的L2 Cache访存接口是由韩军;何伟亮;孔欣杰设计研发完成，并于2023-01-13向国家知识产权局提交的专利申请。

本一种超标量RISC-V处理器实现专用计算加速的L2 Cache访存接口在说明书摘要公布了：本发明属于集成电路设计技术领域，具体为一种超标量RISC‑V处理器实现专用计算加速的L2Cache访存接口。本发明包括开源玄铁处理器原有的一致性总线接口修改逻辑、协处理器L2访存控制器；一致性总线接口的修改逻辑完成协处理器访存指令在一致性总线入口处的处理逻辑，包括：一致性总线借用接口；协处理器L2访存控制器负责协处理器与一致性总线接口之间访存请求的转换和管理，包括：加载控制状态机和存储控制状态机，协处理器访存请求转换和拆分逻辑，加载响应的保序逻辑，存储响应的保序逻辑。与主处理器相连的协处理器通过本访存接口可以对系统中的L2Cache进行访存操作，完成与主处理器共享数据区域的访问。

本发明授权一种超标量RISC-V处理器实现专用计算加速的L2 Cache访存接口在权利要求书中公布了：1.一种超标量RISC-V处理器实现专用计算加速的L2Cache访存接口，其特征在于，是通过超标量RISC-V处理器的一致性总线单元完成对L2Cache的访问获取与主处理器共享内存区域的数据；由开源玄铁处理器的一致性总线单元接口修改逻辑和协处理器L2访存控制器两部分组成；其中，所述一致性总线单元接口修改逻辑完成协处理器访存请求在一致性总线单元入口的处理逻辑，具体逻辑模块包括一致性总线单元借用接口；所述协处理器L2访存控制器负责管理协处理器访存请求行为和响应行为，完成协处理器访存请求的转换、拆分和地址数据非对齐处理，具体逻辑模块包括：加载控制状态机和存储控制状态机，协处理器访存请求转换和拆分逻辑，加载响应的保序逻辑，存储响应的保序逻辑；其中： 所述一致性总线单元借用接口，是负责完成协处理器向一致性总线发出访存请求和接收访存响应的功能接口，此接口完成协处理器与一致性总线单元接口处读写请求以及侦听事务的处理逻辑，对读写访存请求分别进行打拍处理，对于一致性总线单元向协处理接口发出的侦听事务进行处理，向一致性总线返回不含侦听事务缓存行的响应； 所述加载控制状态机，是负责完成协处理器加载请求的控制逻辑；其内部包含三个状态：load_idle，load_req，load_resp；其中，load_idle代表空闲状态，当前没有协处理器的加载请求正在处理；load_req代表当前接收到协处理器的加载请求；load_resp代表已经完成协处理器加载请求的接收，等待加载数据返回响应给协处理器； 所述存储控制状态机，是负责完成协处理器存储请求的控制逻辑；其内部包含三个状态：store_idle，store_req，store_resp；其中，store_idle代表空闲状态，当前没有协处理器的存储请求正在处理；store_req代表当前接收到协处理器的存储请求；store_resp代表已经完成协处理器存储请求的接收，等待存储响应的返回； 所述协处理器访存请求转换和拆分逻辑，是负责完成访存请求拆分并转换为ACE协议的一致性事务请求的逻辑；协处理器的访存请求从协处理器发出后，将访存请求按缓存行的粒度拆分成若干个ACE协议的一致性事务请求，并对于非对齐缓存行的地址做对齐处理，对数据进行对齐处理后，发送到一致性总线单元访问L2缓存；对于加载访存请求，将转换成ACE协议中的ReadOnce事务，通过读请求通道发送到一致性总线单元，响应的数据通过读响应通道返回后经转换处理后返回协处理器；对于存储访存请求，将转换成ACE协议中的WriteUnique或WriteUniqueLine事务，通过写请求通道发送到一致性总线单元，数据通过写数据通道发送，响应通过写响应通道返回后经转换处理后返回协处理器； 所述加载响应保序逻辑，是负责对乱序返回的加载数据进行保序的逻辑；其结构包含8个缓存行的读响应缓冲区，向一致性总线发起加载访存请求时分配一个项并赋予索引信息，返回加载响应后用于填充读响应缓存区后，根据读响应缓存区的顺序将数据做对齐移位处理后返回给协处理器，释放后的读缓存区可以重新分配给新的加载请求； 所述存储响应保序逻辑，是负责对乱序返回的写响应进行保序的逻辑；其结构包含8个项的写响应缓冲区，向一致性总线发起存储请求时分配一个项并赋予索引信息，返回写响应后可以释放该写响应缓冲区，释放的写响应缓冲区可以重新分配给新的存储请求，当收齐所有写响应后返回最终的写响应给协处理器。

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