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龙图腾网获悉中国科学技术大学申请的专利锁存器、D型触发器单元和分频器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115765725B 。

龙图腾网通过国家知识产权局官网在2026-04-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211503433.X，技术领域涉及：H03L5/02；该发明授权锁存器、D型触发器单元和分频器是由翟小虎;雒超;曹刚;郭国平设计研发完成，并于2022-11-25向国家知识产权局提交的专利申请。

本锁存器、D型触发器单元和分频器在说明书摘要公布了：本公开提供一种锁存器、D型触发器单元和分频器。锁存器包括主放大模块、从锁存模块以及时钟传输门模块，主放大模块包括：第一输入管栅极设置第一输入节点，漏极设置第一输出节点；第二输入管栅极设置第二输入节点，漏极设置第二输出节点，源极与第一输入管源极相连；第一开关管源极连接电源端，漏极连接第一输出节点，栅极连接第一时钟信号；第二开关管源极连接电源端，漏极连接第二输出节点，栅极连接第一时钟信号；第三开关管漏极连接第一输入管源极，栅极连接第一时钟信号；第四开关管漏极连接第三开关管源极，栅极连接第二时钟信号，源极接地；电容一端连接第四开关管漏极，另一端接地；主放大模块与从锁存模块通过时钟传输门模块连接。

本发明授权锁存器、D型触发器单元和分频器在权利要求书中公布了：1.一种应用于极低温下的锁存器，包括主放大模块、从锁存模块以及时钟传输门模块， 所述主放大模块包括： 第一输入管MN1，栅极连接端设置有第一输入节点D+，漏极连接端设置有第一输出节点QB； 第二输入管MN2，栅极连接端设置有第二输入节点D-，漏极连接端设置有第二输出节点Q，源极与所述第一输入管的源极相连； 第一开关管MP1，源极连接至电源端，漏极连接至所述第一输出节点QB，栅极连接至第一时钟信号； 第二开关管MP2，源极连接至所述电源端，漏极连接至所述第二输出节点Q，栅极连接至所述第一时钟信号； 第三开关管MN3，漏极连接至所述第一输入管MN1的源极，栅极连接至所述第一时钟信号； 第四开关管MN4，漏极连接至所述第三开关管MN3的源极，栅极连接至第二时钟信号，源极接地；以及 电容C，一端连接至所述第四开关管MN4的漏极，另一端接地； 所述主放大模块与所述从锁存模块通过所述时钟传输门模块连接； 所述第一输入节点D+和所述第二输入节点D-用于输入第一差分信号，所述主放大模块用于在所述第一时钟信号和所述第二时钟信号的作用下将输入的所述第一差分信号处理为第二差分信号；所述从锁存模块用于接收并锁存所述第二差分信号； 所述从锁存模块包括第三PMOS管MP3、第四PMOS管MP4；所述第三PMOS管MP3的源极和所述第四PMOS管MP4的源极相连并共同连接至所述电源端，栅极连接至所述第四PMOS管MP4的漏极，漏极连接设置有第四输出节点Q1；所述第四PMOS管MP4的栅极连接至所述第三PMOS管MP3的漏极，漏极连接设置有第三输出节点Q1B； 所述时钟传输门模块包括第一时钟传输门和第二时钟传输门；第一时钟传输门的NMOS管的栅极与第二传输门的NMOS管的栅极连接第一时钟信号；第二时钟传输门的PMOS管的栅极与第二传输门的PMOS管的栅极连接第二时钟信号；所述时钟传输门模块在时钟信号作用时导通或关断；所述第一时钟传输门的输入端连接至第一输出节点QB，输出端连接至第三输出节点Q1B；所述第二时钟传输门的输入端连接至第二输出节点Q，输出端连接至第四输出节点Q1； 在第一时钟信号为高电平信号的情况下，所述第二时钟信号为低电平信号；第三开关管MN3导通，第四开关管MN4、第一开关管MP1以及第二开关管MP2关断，时钟传输门模块导通；第一输入管MN1和第二输入管MN2通过时钟传输门模块与第三PMOS管MP3、第四PMOS管MP4、第三开关管MN3以及电容C构成支路，电容C存储电荷；通过所述第一输入节点D+和所述第二输入节点D-输入放入第一差分信号被处理为第二差分信号后被第三PMOS管MP3和第四PMOS管MP4锁存； 在第一时钟信号为低电平的情况下，第二时钟信号为高电平；第一开关管MP1、第二开关管MP2以及第四开关管MN4导通，第三开关管MN3关断，时钟传输门模块关断，电容C上存储的电荷通过第四开关管MN4放电到地，第一输入管MN1的漏极和第二输入管MN2的漏极分别被第一开关管MP1和第二开关管MP2上拉到电源电压，由于时钟传输门模块断开，第二差分信号的状态持续被第三PMOS管MP3和第四PMOS管MP4锁存。

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