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龙图腾网获悉上海华虹宏力半导体制造有限公司申请的专利提高读取速度的时序电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115632637B 。

龙图腾网通过国家知识产权局官网在2026-03-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211331999.9，技术领域涉及：H03K3/037；该发明授权提高读取速度的时序电路是由马媛设计研发完成，并于2022-10-28向国家知识产权局提交的专利申请。

本提高读取速度的时序电路在说明书摘要公布了：本发明提供一种提高读取速度的时序电路，第一延迟模块、第二延迟模块和第三延迟模块，第一DQ触发器、第二DQ触发器、第三DQ触发器、第二或非门、与非门以及延时单元；第一延迟模块的第一输出端用于输出第一延迟时钟信号，第一延迟模块的第二输出端以及read端分别与与非门的输入端连接，与非门的输出端用于输出清零信号；延时单元的输出端分别与第一DQ触发器的CLK端以及第三DQ触发器的CLK端连接，使得第二延迟时钟信号滞后于RSTB端的信号。本发明将CLR信号与第一延迟模块的delay信号产生逻辑关系，即：CLR信号为高时不管此时的第一延迟时钟信号是何状态，第二延迟时钟信号均为低，其截断功能正常。

本发明授权提高读取速度的时序电路在权利要求书中公布了：1.一种提高读取速度的时序电路，其特征在于，包括： 产生地址建立时间Tcl的第一延迟模块01、产生预充电时间Tpc的第二延迟模块02和产生灵敏放大器时间Tsa的第三延迟模块、第一DQ触发器11、第二DQ触发器12、第三DQ触发器13、第二或非门31、与非门41以及延时单元； 所述第一至三延迟模块01、02、03均接第一、二偏置电压pbias、nbias； 所述第一延迟模块01的第一输出端用于输出第一延迟时钟信号delclb，第一延迟模块01的第二输出端以及read端分别与与非门41的输入端连接，与非门41的输出端用于输出清零信号clr； 所述第一DQ触发器11、第二DQ触发器12、第三DQ触发器13的D端均接内部电源； 所述第一延迟模块01的第一输出端以及与非门41的输出端分别与延时单元的输入端连接，延时单元的输出端用于输出第二延迟时钟信号delcl_new; 所述第一DQ触发器11的Q端与所述第二延迟模块02的输入端间连接有充电信号PRECHG，所述第三DQ触发器13的Q端连接有灵敏放大器控制信号SAEN； 所述第一DQ触发器11的Q端与所述第二延迟模块02的输入端连接，第二延迟模块02的输出端与第二DQ触发器12的CLK端连接，第二DQ触发器12的Q端与第三延迟模块03的输入端连接，第三延迟模块03的输出端用于输出灵敏放大器延迟控制信号Delsaen； 所述第一DQ触发器11的RSTB端与第二延迟模块02的输出端连接，用于形成第三延迟时钟信号delcl并传输至第二DQ触发器12的CLK端； 所述第三延迟模块03的输出端以及与非门41的输出端分别与第二或非门31的两输入端连接，第二或非门31的输出端分别与第二DQ触发器12的RSTB端和第三DQ触发器13的RSTB端连接； 所述延时单元的输出端分别与第一DQ触发器11的CLK端以及第三DQ触发器13的CLK端连接，使得第二延迟时钟信号delcl_new滞后于第三DQ触发器RSTB端的信号rstsaenb。

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