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龙图腾网获悉厦门大学申请的专利一种基于与异或多数图的电路面积优化方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119918500B 。

龙图腾网通过国家知识产权局官网在2026-03-13发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510035855.6，技术领域涉及：G06F30/398；该发明授权一种基于与异或多数图的电路面积优化方法是由卓建亮;徐大林;周剑扬设计研发完成，并于2025-01-09向国家知识产权局提交的专利申请。

本一种基于与异或多数图的电路面积优化方法在说明书摘要公布了：一种基于与异或多数图的电路面积优化方法，涉及数字逻辑电路面积优化方法。该方法将输入的集成电路转化为AIG网表，然后根据异或门节点和多数逻辑门节点的AIG等效结构，在AIG网表中进行切割和替换，将AIG网表根据切割的结果，进行等效门节点的覆盖，将AIG网表最终通过映射转化为AXMIG网表，能够进行不局限于二输入的与门进行面积的优化，优化效果好，能够使得集成电路具有良好的综合性能。因为电路的面积与逻辑网表的映射门数量密切相关，简单的逻辑网表通常对应着较小的电路面积，通过简化逻辑网表来实现电路的面积优化的目的。

本发明授权一种基于与异或多数图的电路面积优化方法在权利要求书中公布了：1.一种基于与异或多数图的电路面积优化方法，其特征在于包括以下步骤： 1将待处理的数字逻辑电路转换成逻辑网表结构，即是使用有向无环图数据结构来显示，将集成电路转换成AIG逻辑表示； 2在AIG逻辑表示中定义异或结构和多数逻辑结构，具体为：提出一种多数逻辑门MAJ作为节点，多数门的逻辑函数表达式为f=ab+bc+ac，或表示为f=ab⊕bc⊕ac；因此，能够同时使用以布尔函数以及f=ab+ac+bc=ab⊕bc⊕ac为逻辑代数来进行布尔逻辑优化的方法，在AIG结构中寻找满足这两种布尔函数的结构表示，并使用异或门和多数逻辑门作为映射替代； 3对集成电路所生成的AIG图进行切割，将其切割成相互独立的AIG子结构，设置切割条件以确保所有子AIG网络都满足约束； 所述对集成电路所生成的AIG图进行切割的具体步骤为： 3-1将AIG图看做树形结构，其顶端的节点为根节点，一个节点的输入节点则为左右子节点，使用从根节点开始，对AIG布尔逻辑结构进行切割成相互独立的AIG子结构；这些子结构都是相互独立的，不会互相包含； 3-2在切割时缩小切割得到的子网络的大小，在切割过程中设置切割得到的子AIG的最大输入变量个数，所有切割都为可行切割；当一个AIG网表自顶向下切割完成，所有的子AIG网络都满足约束，结束整个AIG的切割； 4对切割后的AIG逻辑网表进行替换，搜索适合转换成子异或门节点和MAJ门节点的AIG结构，并进行相应的替换操作，对于输入变量个数大于3的子AIG结构，进行部分搜索并替换满足条件的二输入异或门或三输入多数逻辑门； 5将转换得到的AXMIG网表映射为电路并输出，输出的电路即为经过面积优化后的电路。

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