买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

龙图腾网获悉宁波大学申请的专利一种适用于数字LDO的高速比较器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115001460B 。

龙图腾网通过国家知识产权局官网在2026-03-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210443525.7，技术领域涉及：H03K5/24；该发明授权一种适用于数字LDO的高速比较器是由王大山;钱利波;辛明宇;朱樟明设计研发完成，并于2022-04-26向国家知识产权局提交的专利申请。

本一种适用于数字LDO的高速比较器在说明书摘要公布了：本发明公开的一种适用于数字LDO的高速比较器包括第一级增益放大器、第二级前置放大器和第三级锁存级，其中第一级增益放大器将正端输入电压与负端输入电压进行比较，输出电压作为第二级前置放大器的输入电压；第二级前置放大器采用了NMOS输入对管，以提高工作速度与放大输入电压差值；第二级前置放大器的输出电压作为第三级锁存级的输入电压，为了实现亚1V电源电压下工作，第三级锁存级引入了两条额外辅助通路，该辅助通路能够根据输入电压的不同，提供不同的下拉电流，实现了比较器的高速工作。

本发明授权一种适用于数字LDO的高速比较器在权利要求书中公布了：1.一种适用于数字LDO的高速比较器，其特征在于，包括第一级增益放大器、第二级前置放大器和第三级锁存级； 所述的第一级增益放大器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5，其中，M1、M2和M5为NMOS晶体管，M3和M4为PMOS晶体管；M1的源端与M5的漏端相连，M1的漏端与第一级信号输出端FN连接，M1的栅端与信号输入端VIP连接；M2的源端与M5的漏端相连，M2的漏端与第一级信号输出端FP连接，M2的栅端与信号输入端VIN连接；M3的源端与电源信号VDD连接，M3的漏端与所述的第一级信号输出端FN连接，M3的栅端与时钟输入信号CLK连接；M4的源端与所述的电源信号VDD连接，M4的漏端与所述的第一级信号输出端FP连接，M4的栅端与所述的时钟输入信号CLK连接；M5的源端与地信号GND连接，M5的栅端与所述的时钟输入信号CLK连接； 所述的第二级前置放大器包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9，其中，M6和M7为NMOS晶体管，M8和M9为PMOS晶体管；M6的源端与所述的地信号GND连接，M6的漏端与第二级信号输出端RP连接，M6的栅端与时钟信号CLKB连接，所述的时钟信号CLKB基于所述的时钟输入信号CLK产生；M7的源端与所述的地信号GND连接，M7的漏端与第二级信号输出端RN连接，M7的栅端与所述的时钟信号CLKB连接；M8的源端与所述的电源信号VDD连接，M8的漏端与所述的第二级信号输出端RP连接，M8的栅端与所述的第一级信号输出端FN连接；M9的源端与所述的电源信号VDD连接，M9的漏端与所述的第二级信号输出端RN连接，M9的栅端与所述的第一级信号输出端FP连接； 所述的第三级锁存级包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20和第二十一晶体管M21，其中，M12、M13、M15和M16为NMOS晶体管，M14、M17、M18、M19、M20和M21为PMOS晶体管；M12的源端与所述的地信号GND连接，M12的漏端与M15的源端连接，M12的栅端与所述的第二级信号输出端RN连接；M13的源端与所述的地信号GND连接，M13的漏端与M16的源端连接，M13的栅端与所述的第二级信号输出端RP连接；M14的源端与所述的电源信号VDD连接，M14的漏端与M12的漏端连接，M14的栅端与所述的时钟输入信号CLK连接；M15的漏端与输出信号OUTP连接，M15的栅端与输出信号OUTN连接；M16的漏端与所述的输出信号OUTN连接，M16的栅端与所述的输出信号OUTP连接；M17的源端与所述的电源信号VDD连接，M17的漏端与M13的漏端连接，M17的栅端与所述的时钟输入信号CLK连接；M18的源端与所述的电源信号VDD连接，M18的漏端与所述的输出信号OUTP连接，M18的栅端与所述的时钟输入信号CLK连接；M19的源端与所述的电源信号VDD连接，M19的漏端与所述的输出信号OUTP连接，M19的栅端与所述的输出信号OUTN连接；M20的源端与所述的电源信号VDD连接，M20的漏端与所述的输出信号OUTN连接，M20的栅端与所述的输出信号OUTP连接；M21的源端与所述的电源信号VDD连接，M21的漏端与所述的输出信号OUTN连接，M21的栅端与所述的时钟输入信号CLK连接； 所述的第三级锁存级具有第一辅助通路和第二辅助通路，所述的第一辅助通路包括并联的N条第一路径，所述的第二辅助通路包括并联的N条第二路径，其中N为正整数，N＝3～10；每条所述的第一路径包括第二十二晶体管M22和第二十三晶体管M23，其中，M22为NMOS晶体管，M23为PMOS晶体管；M22的源端与所述的地信号GND连接，M22的漏端与M23的漏端连接，M22的栅端与所述的信号输入端VIN连接；M23的源端与M22的漏端连接，M23的漏端与所述的输出信号OUTP连接，M23的栅端与时钟信号CLK1连接，所述的时钟信号CLK1基于所述的输出信号OUTN、输出信号OUTP和时钟信号CLKB产生；每条所述的第二路径包括第二十四晶体管M24和第二十五晶体管M25，其中，M24为NMOS晶体管，M25为PMOS晶体管；M24的源端与所述的地信号GND连接，M24的漏端与M25的漏端连接，M24的栅端与所述的信号输入端VIP连接；M25的源端与M24的漏端连接，M25的漏端与所述的输出信号OUTN连接，M25的栅端与时钟信号CLK1连接。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人宁波大学，其通讯地址为：315211 浙江省宁波市江北区风华路818号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。

以上内容由龙图腾AI智能生成。