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龙图腾网获悉杭州广立微电子股份有限公司申请的专利识别晶体管源漏极间、源漏极至体极的漏电路径的方法及存储设备获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115547866B 。

龙图腾网通过国家知识产权局官网在2026-02-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211204935.2，技术领域涉及：H10P74/00；该发明授权识别晶体管源漏极间、源漏极至体极的漏电路径的方法及存储设备是由曾祥芮;杨璐丹;尤炎;潘伟伟设计研发完成，并于2022-09-29向国家知识产权局提交的专利申请。

本识别晶体管源漏极间、源漏极至体极的漏电路径的方法及存储设备在说明书摘要公布了：本发明公开了一种识别晶体管源漏极间、源漏极至体极的漏电路径的方法，通过提取并设置参数计量漏电路径中的浮栅数量评估晶体管源漏极间的漏电风险程度；通过在测试过程中将漏电路径受控栅极与目标晶体管的体极相连，提取并利用受控栅极的数量评估源漏极至体极的漏电风险程度。本发明还提供了利用上述方法能够识别晶体管源漏极间和或源漏极至体极的漏电路径的存储设备。本发明能够全面地提取漏电路径，并将漏电路径中的受控栅极数量、浮栅数量作为评估漏电路径风险程度的重要指标进行提取，量化表征漏电路径的风险程度，以帮助芯片中测试晶体管的选取，以及后续对晶体管测试数据的异常值的分析。

本发明授权识别晶体管源漏极间、源漏极至体极的漏电路径的方法及存储设备在权利要求书中公布了：1.一种识别晶体管源漏极间的漏电路径的方法，其特征在于，包括以下步骤： 步骤1：获取版图，根据版图中的电路连接关系，获取从目标晶体管的源极到漏极的电路路径，记为loop_n，n=1,2,3......； 步骤2：在所述loop_n中，识别出电路路径中存在浮栅的loop_n，记为loop_i，i=1,2,3......，判定loop_i为目标晶体管的源漏极间的漏电路径，即存在漏电风险，所述loop_i中的浮栅数量与漏电风险呈负相关; 根据loop_i判定目标晶体管源漏极间的漏电路径的漏电风险，具体如下： 所述loop_i呈环形，将环形loop_i的中间封闭区域记为loop_holes；定义风险参数n1、n2、n3和N，用于表征所述loop_i的漏电风险； 将与所述loop_holes接触的栅极都记为loopgate，并定义风险参数n1表征所述loopgate的数量； 将所述loopgate中的目标晶体管的栅极记为agate_except，并定义风险参数n2表征所述agate_except的数量； 将所述loopgate中除所述agate_except外的受控栅极记为agate_control，所述受控栅极是指进行输入输出控制的栅极，并定义风险参数n3表征所述agate_control的数量； 将所述loopgate中除所述agate_except和所述agate_control外的栅极记为浮栅，并定义风险参数N表征所述loop_i经过的浮栅数量，即N＝n1-n2-n3； 判定满足N＞0且n3＝0的loop_i存在漏电风险，即为目标晶体管的源漏极间的漏电路径，N的大小与漏电风险呈负相关。

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