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龙图腾网获悉电子科技大学申请的专利一种可调死区或交叠时间产生电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115412078B 。

龙图腾网通过国家知识产权局官网在2026-02-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211039527.6，技术领域涉及：H03K7/08；该发明授权一种可调死区或交叠时间产生电路是由周泽坤;林镇熙;娄建理;王卓;张波设计研发完成，并于2022-08-29向国家知识产权局提交的专利申请。

本一种可调死区或交叠时间产生电路在说明书摘要公布了：本发明属于模拟电路电源管理技术领域，具体涉及一种可调死区或交叠时间产生电路。本发明的电路包括可调电流产生电路、延时电路和比较器。可调电流产生电路为延时电路的提供可调的充放电电流从而确定延时时间，比较器将经过延时电路的信号整形为方波信号。固定死区或交叠时间下，开关电源在某些应用条件下效率较低或者功率管有穿通的风险。利用外接电阻调节死区或交叠时间的大小，可以使得开关电源在所有应用条件下的效率最高。此外，本发明实现了结构复用及电流自补偿技术，从而提升了电路利用率及实现精度。

本发明授权一种可调死区或交叠时间产生电路在权利要求书中公布了：1.一种可调死区或交叠时间产生电路，其特征在于，包括可调电流产生电路、延时电路和比较器，其中可调电流产生电路用于产生死区时间或交叠时间，为延时电路提供可调的充放电电流从而确定延时时间，比较器将经过延时电路的信号整形为方波信号，具体为： 所述可调电流产生电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻RST、第一电容C1、第二电容C2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、运算放大器、第一电流源I1、第二电流源I2、第三电流源I3、第四电流源I4、或非门NOR；定义电源电压为VDD，运算放大器的正输入端接VDD2，其负输入端接第二NMOS管MN2的源极、第三PMOS管MP3的源极、第三电阻R3的一端、第六PMOS管MP6的漏极和第五NMOS管MN5的漏极，运算放大器的输出端接第一PMOS管MP1的栅极和漏极、第一NMOS管MN1的栅极和漏极；第一PMOS管MP1的源极接第一电流源的输出端和第二NMOS管MN2的栅极，第一电流源的输入端接VDD；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的源极接第二电流源的输入端和第三PMOS管MP3的栅极，第二电流源的输出端接地；第二PMOS管MP2的源极接VDD，其栅极接第一电容的一端、第一电阻的一端、第七PMOS管MP7的栅极、第八PMOS管MP8的栅极，第二PMOS管MP2的漏极接第二NMOS管MN2的漏极和第一电阻R1的另一端，第二电容C1的另一端接VDD；第三PMOS管MP3的漏极接第二电阻R2的一端和第三MMOS管MN3的漏极；第三NMOS管MN3的栅极接第二电阻R2的另一端、第二电容C2的一端和第四NMOS管MN4的栅极，第三NMOS管MN3的源极接地，第二电容C2的另一端接第八NMOS管MN8的栅极；第四PMOS管MP4的源极接VDD，其栅极与漏极互连并接第五PMOS管MP5的栅极、第四NMOS管MN4的漏极，第四NMOS管MN4的源极接地；第五PMOS管MP5的源极接VDD，其漏极接第六PMOS管MP6的源极；第六PMOS管MP6的栅极接第五NMOS管MN5的栅极、或非门NOR的输出端，第五NMOS管MN5的源极接第六NMOS管MN6的漏极；第六NMOS管MN6的栅极接第七NMOS管MN7的栅极和漏极、第七PMOS管MP7的漏极，第六NMOS管MN6的源极接地；第七PMOS管MP7的源极接电源，第七NMOS管MN7的源极接地；第八PMOS管MP8的源极接电源，其漏极接或非门NOR的一个输入端和第三电流源I3的输入端，第三电流源I3的输出端接地；第四电流源I4的输入端接VDD，其输出端接或非门NOR的另一个输入端和第八NMOS管MN8的漏极，第八NMOS管MN8的源极接地；第三电阻R3的另一端接第四电阻RST的一端，第四电阻RST的另一端接地时，可调电流产生电路产生死区时间，第四电阻RST的另一端接VDD时，可调电流产生电路产生交叠时间； 所述延时电路包括第三电容C3、第四电容C4、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4；第十PMOS管MP10的源极接VDD，其栅极接第二PMOS管MP2的栅极、第十三PMOS管M13的栅极；第九PMOS管MP9的源极接第十PMOS管MP10的漏极，第九PMOS管MP9的栅极接或非门NOR的输出端、第九NMOS管MN9的栅极、第十二PMOS管MP12的栅极、第十二NMOS管MN12的栅极；第九NMOS管MN9的漏极接第九PMOS管MP9的漏极、第三电容C3的一端、第十一PMOS管MP11的漏极、第十一NMOS管MN11的漏极并作为延时电路的第一输出端；第三电容C3的另一端接地；第十NMOS管MN10的漏极接第九NMOS管MN9的源极，第十NMOS管MN10的栅极接第三NMOS管MN3的栅极、第十三NMOS管MN13的栅极，第十NMOS管MN10的源极接地；第十一PMOS管MP11的源极接VDD，其栅极接第一与非门NAND1的输出端，第一与非门NAND1的一个输入端接第一反相器INV1的输出端，第一与非门NAND1的另一个输入端接或非门NOR的输出端，第一反相器INV1的输入端接输入信号；第十一NMOS管MN11的栅极接第二反相器INV2的输出端，第二反相器INV2的输入端接第二与非门NAND2的输出端，第十一NMOS管MN11的源极接地；第二与非门NAND2的一个输入端接第三反相器INV3的输出端，第二与非门NAND2的另一个输入端接输入信号，第三反相器的输入端接或非门NOR的输出端；第十三PMOS管MP13的源极接VDD，其漏极接第十二PMOS管MP12的源极；第十二NMOS管MN12的漏极接第十二PMOS管MP12的漏极、第四电容C4的一个输入端、第十四PMOS管MP13的漏极、第十四NMOS管MN14的漏极并作为延时电路的第二输出端；第四电容C4的另一端接地；第十三NMOS管MN13的漏极接第十二NMOS管MN12的源极，第十三NMOS管MN13的源极接地；第十四PMOS管MP14的源极接VDD，其栅极接第三与非门NAND3的输出端，第三与非门NAND3的一个输入端接第四反相器INV4的输出端，第三与非门NAND3的另一个输入端接或非门NOR的输出端，第四反相器INV4的输入端接输入信号的反相信号；第十四NMOS管MN14的源极接地，其栅极接第五反相器INV5的输出端，第五反相器INV5的输入端接第四与非门NAND4的输出端，第四与非门NAND4的一个输入端接第六反相器INV6的输出端，第四与非门NAND4的另一个输入端接输入信号的反相信号，第六反相器INV6的输入端接或非门NOR的输出端； 所述比较器包括第五电流源I5、第六电流源I6、第七电流源I7、第八电流源I8、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14；第五电流源I5的输入端接VDD，其输出端接第十五PMOS管MP15的源极和第十六PMOS管MP16的源极；第十五PMOS管MP15的栅极接延时电路的第一输出端，其漏极接第十五NMOS管MN15的漏极和栅极、第十六NMOS管MN16的栅极，第十五NMOS管MN15的源极和第十六NMOS管MN16的源极接地；第十六PMOS管MP16的栅极接VDD2，其漏极接第十六NMOS管MN16的漏极、第十七NMOS管MN17的栅极，第十七NMOS管MN17的源极接地；第六电流源I6的输入端接VDD，其输出端接第七反相器INV7的输入端和第十七NMOS管MN17的漏极；第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10依次级联构成第一反相器链，第一反相器链的输出端输出输出信号；第七电流源I7的输入端接VDD，其输出端接第十七PMOS管MP17的源极和第十八PMOS管MP18的源极；第十七PMOS管MP17的栅极接延时电路的第二输出端，其漏极接第十八NMOS管MN18的漏极和栅极、第十九NMOS管MN19的栅极，第十八NMOS管MN18的源极和第十九NMOS管MN19的源极接地；第十八PMOS管MP18的栅极接VDD2，其漏极接第十九NMOS管MN19的漏极和第二十NMOS管MN20的栅极，第二十NMOS管MN20的源极接地；第八电流源I8的输入端接VDD，其输出端接第十一反相器INV11的输入端和第二十NMOS管MN20的漏极；第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14依次级联构成第二反相器链，第二反相器链的输出端输出输出信号的反相信号。

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