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龙图腾网获悉西安电子科技大学杭州研究院申请的专利一种低温漂高电源噪声抑制的带隙基准电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117251018B 。

龙图腾网通过国家知识产权局官网在2026-02-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202311347377.X，技术领域涉及：G05F1/567；该发明授权一种低温漂高电源噪声抑制的带隙基准电路是由钱利波;郑文涛;励勇远;过伟设计研发完成，并于2023-10-18向国家知识产权局提交的专利申请。

本一种低温漂高电源噪声抑制的带隙基准电路在说明书摘要公布了：本发明公开的低温漂高电源噪声抑制的带隙基准电路包括启动电路、预稳压电路、曲率补偿电路、核心带隙基准电路和低通滤波器电路，启动电路用于预稳压电路和核心带隙基准电路的上电启动，预稳压电路用于预先滤除一部分电源纹波并为核心带隙基准电路、曲率补偿电路和低通滤波器电路供电，曲率补偿电路用于在高温段和低温段分别注入和抽取指数型电流以完成不同温度段的温度曲率补偿，低通滤波器电路用于完成在高频段的电源纹波抑制。本发明低温漂高电源噪声抑制的带隙基准电路实现了高、低温的宽温度范围的高阶曲率补偿，使得温漂在全温度范围内得到了有效地减小，进而降低了电路的功耗，显著提高了电压基准的精度。并大幅度提高了该电路的PSR。

本发明授权一种低温漂高电源噪声抑制的带隙基准电路在权利要求书中公布了：1.一种低温漂高电源噪声抑制的带隙基准电路，其特征在于：包括启动电路、预稳压电路、曲率补偿电路、核心带隙基准电路和低通滤波器电路，所述的启动电路的一个输出端与所述的预稳压电路的输入端连接，所述的启动电路的另一个输出端与所述的核心带隙基准电路的一个输入端连接，所述的预稳压电路的一个输出端与所述的曲率补偿电路的输入端连接，所述的预稳压电路的另一个输出端与所述的核心带隙基准电路的另一个输入端连接，所述的曲率补偿电路的输出端与所述的核心带隙基准电路的又一个输入端连接，所述的核心带隙基准电路的输出端与所述的低通滤波器电路的输入端连接，所述的核心带隙基准电路的输出即为基准电压，所述的低通滤波器电路的输出即为滤除高频电源纹波后的基准电压； 所述的启动电路用于预稳压电路和核心带隙基准电路的上电启动，所述的预稳压电路用于预先滤除一部分电源纹波并为核心带隙基准电路、曲率补偿电路和低通滤波器电路供电，所述的曲率补偿电路用于在高温段和低温段分别注入和抽取指数型电流以完成不同温度段的温度曲率补偿，所述的低通滤波器电路用于完成在高频段的电源纹波抑制； 所述的核心带隙基准电路包括PMOS管MP1、MP2、MP3、MP4，NMOS管MN1、MN2、MN3、MN4，PNP管Q1、Q2，以及电阻R0、R1、R2； 所述的曲率补偿电路包括PMOS管MP5、MC3，电阻R4、R3，以及NMOS管MC1、MC2； 所述的预稳压电路包括PMOS管MP8、MP9、MP10、MP11，NMOS管MN5、MN6、MN7、MN8，以及电容C2； 所述的低通滤波器电路包括PMOS管MR1、MR2、MR3、MR4、MR5，以及电容C3； MP3的源极和MP4的源极分别与MP11的漏极相连，MP3的栅极和MP4的栅极连接后分别与MP8的栅极和MP1的漏极相连，MP1的栅极与MP2的栅极相连，MP1的源极与MP3的漏极相连，MP2的源极与MP4的漏极相连，MP2的漏极与MN4的栅极相连，R1的上端与MP3的栅极相连，R1的下端与MP1的栅极相连；MN1的栅极和MN2的栅极连接后与R2的下端相连，MN1的源极与R0的上端相连，MN2的源极与Q2的发射极相连，MN1的漏极与MN3的源极相连，MN2的漏极与MN4的源极相连，MN3的栅极和MN4的栅极连接后与R2的上端相连，MN3的漏极与R1的下端相连，MN4的漏极与R2的下端相连；R0的下端与Q1的发射极相连，Q1和Q2的基极和集电极分别连接至地； MP10的源极和衬底以及MP11的源极和衬底分别与外部的电源相连，MP10的栅极和漏极短接并与MP11的栅极相连；MN5的源极和衬底、MN6的源极和衬底、MN7的源极和衬底分别连接至地；MN5的栅极和漏极短接并分别与MN6的栅极和MN7的栅极相连；MP8的漏极与MN5的漏极相连，MP9的漏极与MN6的漏极相连；MP8的源极、MP9的源极、MN8的漏极分别与MP11的漏极相连，MN7的漏极与MP10的漏极相连；MN8的源极和C2的下极板分别连接至地；MN8的栅极和C2的上极板分别与MN6的漏极相连；MP9的栅极与输出电压VBG相连； MP5的源极与MP11的漏极相连，MP5的栅极分别与MP3的栅极和R1的上端相连，MP5的漏极分别与R4的上端和MC3的栅极相连；MC3的源极与MP11的漏极相连；R4的下端分别与MC1的栅极、MC2的栅极、R3的上端相连，R3的下端连接至地；MC1的漏极与R0的上端相连，MC2的漏极与Q2的发射极相连，MC1的源极和MC2的源极分别连接至地； MR1、MR2、MR3、MR4、MR5的栅极分别连接至地，MR1的源极与MC3的漏极相连，MR1的漏极与MR2的源极相连，MR2的漏极与MR3的源极相连，MR3的漏极与MR4的源极相连，MR4的漏极与MR5的源极相连，MR5的漏极与C3的上极板相连，C3的下极板连接至地； MP5的栅极与PMOS管MP6的栅极相连，MP6的源极与MP11的漏极相连，MP6的漏极与PMOS管MP7的源极相连，MP7的栅极与MP2的栅极相连，MP7的漏极与电阻R5的上端相连，R5的下端与PNP管Q3的发射极相连，Q3的基极和集电极分别连接至地。

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