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龙图腾网获悉重庆邮电大学申请的专利基于FPGA可配置、易提升并行度的卷积神经网络加速方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116306848B 。

龙图腾网通过国家知识产权局官网在2026-02-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310254490.7，技术领域涉及：G06N3/063；该发明授权基于FPGA可配置、易提升并行度的卷积神经网络加速方法是由张红升;刘红江;郑铭徽设计研发完成，并于2023-03-16向国家知识产权局提交的专利申请。

本基于FPGA可配置、易提升并行度的卷积神经网络加速方法在说明书摘要公布了：本发明涉及一种基于FPGA可配置、易提升并行度的卷积神经网络加速方法，属于深度学习领域，包括以下步骤：S1：在ARM端将数据进行重排，存入外部存储DDR；S2：FPGA接受到ARM发出的开始计算指令之后，FPGA通过突发传输方式读取DDR中的数据并放入片上Buffer中；S3：当Buffer中数据准备好后，FPGA中的卷积计算模块开始获取数据并进行计算；S4：FPGA的STORE模块激活、量化以及将输出数据返回到DDR中以供下一次卷积使用。

本发明授权基于FPGA可配置、易提升并行度的卷积神经网络加速方法在权利要求书中公布了：1.一种基于FPGA可配置、易提升并行度的卷积神经网络加速方法，其特征在于：包括以下步骤： S1：在ARM端将数据进行重排，存入外部存储DDR；步骤S1所述在ARM端将数据进行重排，具体包括在ARM端按照FPGA端部署的卷积计算方式进行数据重排，同时将输入特征图数据和权值数据都量化为8bit； 对于输入特征图数据，按照输入通道切成了in_cp个切片，并且完整传输完一个切片之后再传输下一个切片，其中in_c代表所有的输入通道数，p代表一个输入通道切片中的输入通道数量，同时p也为高位宽传输模式下单个周期传输的数据个数；当输入通道无法整除P时，向上取整并填充0值； 对于权值数据，以输入切片通道数与输出切片通道数的乘积作为卷积核的个数，先以输出切片通道为维度，将与输入切片中第一个通道中第一个像素对应的权重依次输出，再遍历输入通道数，最后再遍历卷积核大小kernel_size次，以此将对应切片的所有权重输出S2：FPGA接受到ARM发出的开始计算指令之后，FPGA通过突发传输方式读取DDR中的数据并放入片上Buffer中； S3：当Buffer中数据准备好后，FPGA中的卷积计算模块开始获取数据并进行计算； S4：FPGA的STORE模块激活、量化以及将输出数据返回到DDR中以供下一次卷积使用。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人重庆邮电大学，其通讯地址为：400065 重庆市南岸区黄桷垭崇文路2号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。

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