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龙图腾网获悉安徽大学申请的专利基于边沿传输延迟的存算单元电路及乘累加计算电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115964016B 。

龙图腾网通过国家知识产权局官网在2026-02-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310126689.1，技术领域涉及：G06F7/527；该发明授权基于边沿传输延迟的存算单元电路及乘累加计算电路是由郭嘉琦;柏苏;朱童;姜瑞齐设计研发完成，并于2023-02-07向国家知识产权局提交的专利申请。

本基于边沿传输延迟的存算单元电路及乘累加计算电路在说明书摘要公布了：本发明涉及集成电路设计技术领域，更具体的，涉及基于边沿传输延迟的存算单元电路，和采用该种单元电路构建的多比特时域的乘累加计算电路。本发明的存算单元电路包括两个SRAM存储部、延迟计算单元、位线联通开关。其中，两个SRAM存储部用于存储计算时需要的权重，并提供2bit权重作为乘数。延迟计算单元采用了由四个局部延时单元，每个局部延时单元可以计算2bit权重乘2bit输入，使延迟计算单元可以计算2bit权重乘8bit输入，以提高计算效率。此外，在局部延时单元中添加用于规范边沿信号的反相器，提高单元延迟和时域累加的准确性。

本发明授权基于边沿传输延迟的存算单元电路及乘累加计算电路在权利要求书中公布了：1.基于边沿传输延迟的存算单元电路，其特征在于，包括： 两个SRAM存储部，用于存储计算时需要的权重；其中一个所述SRAM存储部表示高位，另一个所述SRAM存储部表示低位，以实现权重位的加权；高位SRAM存储部共用同一根局部位线LBLa、同一根局部位线LBLBa，低位SRAM存储部共用同一根局部位线LBLb、同一根局部位线LBLBb；两个所述SRAM存储部共用同一根全局位线GBL、同一根全局位线GBLB； 位线联通开关，用于控制局部位线与全局位线接通或断开；以及延迟计算单元，用于计算2bit权重乘8bit输入；所述延迟计算单元包括四个局部延时单元；8bit输入分为4个2bit输入，4个2bit输入以组电压的形式一对一输入到四个局部延时单元中，用于控制延迟时长；4个2bit输入中的第M个2bit输入所转换成的第M组组电压，输入到第M个局部延时单元中，M=1、2、3、4； 所述局部延时单元与两个所述SRAM存储部电性连接，用于计算2bit权重乘2bit输入； 其中，2bit权重包括从高位SRAM存储部获取的1bit权重和从底位SRAM存储部获取的1bit权重； 每个所述局部延时单元均接入一个输入边沿信号，通过传输延迟时长表征乘积结果； 所述局部延时单元根据乘积结果，在固有延迟t0的基础上延迟n*Δt，其中，t0为局部延迟单元在输入与权重至少有一个为00时的延迟；n为乘积结果；Δt为乘积结果为1时的延迟时长与乘积结果为0时的延迟时长的差值。

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