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龙图腾网获悉湖南斯北图科技有限公司申请的专利适用于卫星通信MIMO系统高速数据同步采集发射系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119628717B 。

龙图腾网通过国家知识产权局官网在2026-02-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411973938.1，技术领域涉及：H04B7/185；该发明授权适用于卫星通信MIMO系统高速数据同步采集发射系统是由桂成东;朱团设计研发完成，并于2024-12-30向国家知识产权局提交的专利申请。

本适用于卫星通信MIMO系统高速数据同步采集发射系统在说明书摘要公布了：本申请涉及一种适用于卫星通信MIMO系统高速数据同步采集发射系统，所述系统包括两块采集发射子卡和一块时钟管理单元；采集发射子卡包括多通道ADC采集单元和多通道DAC刷新单元；采集发射子卡的多通道ADC采集单元将采集到的数据通过JESD204B接口送至FPGA进行处理，再通过光模块将数据进行转发；采集发射子卡的多通道DAC刷新单元将光模块接收的数据送至FPGA进行处理，再通过JESD204B接口送至DAC进行插值滤波和IQ变换后刷新输出至射频前端；时钟管理单元利用时钟芯片的触发信号在各个上电过程中对器件时钟和参考时钟的相位进行重新对齐，实现板间同步。采用本系统能够提高同步性能，降低功耗。

本发明授权适用于卫星通信MIMO系统高速数据同步采集发射系统在权利要求书中公布了：1.一种适用于卫星通信MIMO系统高速数据同步采集发射系统，其特征在于，所述系统包括两块采集发射子卡和一块时钟管理单元；所述采集发射子卡包括多通道ADC采集单元和多通道DAC刷新单元； 所述采集发射子卡的多通道ADC采集单元将采集到的数据通过JESD204B接口送至FPGA进行处理，再通过光模块将数据进行转发； 所述采集发射子卡的多通道DAC刷新单元将光模块接收的数据送至FPGA进行处理，再通过JESD204B接口送至DAC进行插值滤波和IQ变换后刷新输出至射频前端； 所述时钟管理单元利用时钟芯片的触发信号在各个上电过程中对器件时钟和参考时钟的相位进行重新对齐，实现板间同步； 所述时钟管理单元包括FPGA处理器管控单元、ADC时钟树管理单元和DAC时钟树管理单元； 所述ADC时钟树管理单元为两级时钟树架构，包括第一级时钟芯片和第二级时钟芯片，所述第一级时钟芯片输出四路时钟，两路主时钟和两路参考时钟分别给到第二级的两颗时钟芯片，其中参考时钟用以触发RFSYNC管脚用以解决上电过程中第二级时钟芯片输出带来的相位模糊问题，主时钟进入CLKIN管脚内部扇出给各个通道进行分频处理后送至ADC芯片和FPGA处理器； 所述多通道ADC采集单元包括多片ADC芯片；所述FPGA将多片ADC芯片的时钟芯片的触发信号进行与操作后同时拉低，各ADC芯片的器件时钟捕获到时钟芯片的触发信号拉低后在下一个多帧时钟边沿延迟一段时间后开始发送K28.5字符；所述FPGA接收端利用时钟恢复技术在对齐的数据流中解析出四个连续K28.5后将时钟芯片的触发信号拉高，代表代码组同步完成；所述ADC芯片发送端的器件时钟捕获到时钟芯片的触发信号拉高后在多帧时钟的上升沿停止发送K28.5字符，FPGA端将以检测的第一个非K28.5字符作为下一帧的起始帧用以完成帧同步操作； 所述代码组同步完成后在下一个多帧时钟边沿开始发送ILAS序列，ILAS的序列长度一般为四个多帧或更多多帧长度组成，各多帧的最后一个字符为多帧对齐字符A，第一、第三和第四个多帧以字符R开始，以字符A结束，第二个多帧则包含字符R和字符Q，字符Q之后的数据为ADC的链路配置参数，所述FPGA接收端通过和ADC芯片发送端发出的第二个多帧中的链路配置参数进行比对，一致则代表链路参数校验无误，错误则JESD204B建链失败，在最后一个ILAS多帧的最后一个字符A发送完成后发送器将开始发送用户数据；所述FPGA接收端检测到R字符后，将ILAS序列中R字符后面的数据存入弹性缓冲器，保证不同通道的数据最后达到的时间在下一个多帧时钟边沿之前，所有通道的数据完成对齐操作开始数据输出；所述弹性缓冲器用于吸收链路中的可变延迟；缓冲区深度，范围从1到K帧；所述K帧为一个多帧长度。

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