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龙图腾网获悉郑州轻工业大学申请的专利一种带有情绪一致性和遮蔽效应的记忆神经网络电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117195990B 。

龙图腾网通过国家知识产权局官网在2026-02-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310380568.X，技术领域涉及：G06N3/065；该发明授权一种带有情绪一致性和遮蔽效应的记忆神经网络电路是由孙军伟;兰奇逊;翟宇;陈柏任;高培龙;岳乙;王英聪;凌丹;王妍;刘鹏;黄春;王延峰;刘娜;雷霆;方洁;余培照;张勋才;杨飞飞设计研发完成，并于2023-04-11向国家知识产权局提交的专利申请。

本一种带有情绪一致性和遮蔽效应的记忆神经网络电路在说明书摘要公布了：本发明提出了一种带有情绪一致性和遮蔽效应的记忆神经网络电路，非条件刺激信号分别与两个学习模块、抑制模块相连接，积极条件刺激信号分别与一学习模块和两个抑制模块相连接，消极条件刺激信号分别与另一学习模块和两个抑制模块的输入端相连接，情绪刺激信号与情绪模块的输入端相连接，情绪模块的输出端分别与两个抑制模块的输入端相连接，一学习模块输出端与另一反馈模块的输入端相连接，另一反馈模块的输出端与一抑制模块的输入端相连接，一抑制模块的输出端与另一学习模块的输入端相连接。本发明将情绪与巴普洛夫经典条件反射中的遮蔽效应相结合，分别实现了不同情绪的生成与恢复、不同情绪状态对遮蔽过程的影响以及长期遮蔽导致阻塞的功能。

本发明授权一种带有情绪一致性和遮蔽效应的记忆神经网络电路在权利要求书中公布了：1.一种带有情绪一致性和遮蔽效应的记忆神经网络电路，其特征在于，包括输入信号端N1-N4、学习模块Ⅰ、情绪模块、抑制模块Ⅰ、反馈模块Ⅰ、抑制模块Ⅱ、反馈模块Ⅱ和学习模块Ⅱ，代表非条件刺激信号的输入信号端N1分别与学习模块Ⅰ、抑制模块Ⅰ、抑制模块Ⅱ、学习模块Ⅱ的输入端相连接，代表积极条件刺激信号的输入信号端N2分别与学习模块Ⅰ、抑制模块Ⅰ、抑制模块Ⅱ的输入端相连接，代表消极条件刺激信号的输入信号端N3分别与学习模块Ⅱ、抑制模块Ⅰ、抑制模块Ⅱ的输入端相连接，代表情绪刺激信号的输入信号端N4与情绪模块的输入端相连接，情绪模块的输出端分别与抑制模块Ⅰ和抑制模块Ⅱ的输入端相连接，学习模块Ⅱ的一输出端与反馈模块Ⅰ的输入端相连接，反馈模块Ⅰ的输出端与抑制模块Ⅰ的输入端相连接，抑制模块Ⅰ的输出端与学习模块Ⅰ的输入端相连接，学习模块Ⅰ的一输出端与反馈模块Ⅱ的输入端相连接，反馈模块Ⅱ的输出端与抑制模块Ⅱ的输入端相连接，输入信号端N1、学习模块Ⅰ的另一输出端和学习模块Ⅱ的另一输出端分别与或门D21的输入端，或门D21的输出端输出代表学习完成的信号； 所述学习模块Ⅰ和学习模块Ⅱ均包括电压控制电路和突触神经元电路，学习模块Ⅰ的电压控制电路的输入端分别与抑制模块Ⅰ的输出端、输入信号端N1和输入信号端N2相连接，学习模块Ⅱ的电压控制电路的输入端分别与抑制模块Ⅱ的输出端、输入信号端N1和输入信号端N3相连接，电压控制电路的输出端和突触神经元电路的输入端相连接，突触神经元电路的一输出端输出反馈信号，突触神经元电路的另一输出端输出代表学习完成的信号，学习模块Ⅰ的突触神经元电路的一输出端与反馈模块Ⅱ的输入端相连接，学习模块Ⅱ的突触神经元电路的一输出端与反馈模块Ⅰ的输入端相连接，学习模块Ⅰ和学习模块Ⅱ的突触神经元电路的另一输出端均与或门D21的输入端相连接； 所述反馈模块Ⅰ和反馈模块Ⅱ均包括第二忆阻、第三忆阻、第二NMOS管、第三NMOS管、第二比较器和第三比较器，学习模块Ⅰ的突触神经元电路输出反馈信号分别与反馈模块Ⅱ的第二比较器和第三比较器的一输入端相连接，学习模块Ⅱ的突触神经元电路输出的反馈信号分别与反馈模块Ⅰ的第二比较器和第三比较器的一输入端相连接，所述第二比较器的另一输入端与第三电压源的正极相连接，第二比较器的输出端与第二NMOS管的栅极相连接，第二NMOS管的漏极与第五电压源的正极相连接，第二NMOS管的源极分别与第三电阻的一端、第二忆阻器的正端相连接，第二忆阻器的负端与第四电阻的一端相连接，第二忆阻器的负端作为输出端与抑制模块Ⅰ或抑制模块Ⅱ的一输入端相连接；所述第三比较器的另一输入端与第四电压源的正极相连接，第三比较器的输出端与第三NMOS管的栅极相连接，第三NMOS管的漏极与第六电压源的正极相连接，第三NMOS管的源极分别与第五电阻的一端、第三忆阻器的正端相连接，第三忆阻器的负端与第六电阻的一端相连接，第三忆阻器的负端作为输出端与抑制模块Ⅰ或抑制模块Ⅱ的另一输入端相连接；第三电压源的负极、第四电压源的负极、第五电压源的负极、第六电压源的负极、第三电阻的另一端、第四电阻的一端、第五电阻的另一端、第六电阻的另一端均接地； 所述情绪模块包括信号判断电路、第九压控单元、第十压控单元、第十一压控单元、第十二压控单元、第一突触神经元电路、第二突触神经元电路、第七加法运算单元、第八比较器、第九比较器和第九逻辑单元，输入信号端N4与信号判断电路的输入端相连接，信号判断电路的输出端分别与第九压控单元的输入端、非门D6的输入端、第十一压控单元输入端和非门D7的输入端相连接，非门D6的输出端与第十压控单元的输入端相连接，非门D7的输出端与第十二压控单元的输入端相连接，第九压控单元的输出端和第十压控单元的输出端均与第一突触神经元电路的输入端相连接，第十一压控单元的输出端和第十二压控单元的输出端均与第二突触神经元电路的输入端相连接，第一突触神经元电路的输出端和第二突触神经元电路的输出端均与第七加法运算单元的输入端相连接，第七加法运算单元的输出端分别第八比较器的输入端和第九比较器的输入端相连接，第八比较器的输出端分别与抑制模块Ⅰ的输入端、抑制模块Ⅱ的输入端、第九逻辑单元的输入端相连接，第九比较器的输出端分别与抑制模块Ⅰ或抑制模块Ⅱ的输入端、第九逻辑单元的输入端相连接，第九逻辑单元的输出端与抑制模块Ⅰ的输入端、抑制模块Ⅱ的输入端相连接； 所述抑制模块Ⅰ和抑制模块Ⅱ均包括第三压控单元、第四压控单元、第五压控单元、压控开关I、压控开关II、第三加法运算单元、第一比例放大器、第二比例放大器和第四加法运算单元，所述输入信号端N1、输入信号端N2和输入信号端N3均与与门D5的输入端相连接，与门D5的输出端分别与第一与门、第二与门、第三与门的一输入端相连接，抑制模块Ⅰ的第一与门的另一输入端、抑制模块Ⅱ的第二与门的另一输入端均与第八比较器的输出端相连接，抑制模块Ⅱ的第一与门的另一输入端、抑制模块Ⅰ的第二与门的另一输入端均与第九比较器的输出端相连接，第三与门的另一输入端与第九逻辑单元的输出端相连接；第一与门的输出端与第三压控单元的输入端相连接，第三压控单元的输出端分别与第三加法运算单元的输入端和压控开关I的第一触点相连接，压控开关I的第二触点分别与第七电阻的一端和第一比例放大器的输入端相连接，压控开关I的正相输入端与反馈模块Ⅰ或反馈模块Ⅱ的第二忆阻器的负端相连接，压控开关I的反相输入端、第七电阻的另一端均接地；第一比例放大器的输出端与第四加法运算单元的输入端相连接；第二与门的的输出端与第四压控单元的输入端相连接，第四压控单元的输出端与第三加法运算单元的输入端相连接；第三与门的输出端与第五压控单元的输入端相连接，第五压控单元输出端分别与第三加法运算单元的输入端和压控开关II的第二触点相连接，压控开关I的第一触点分别与第八电阻的一端和第二比例放大器的输入端相连接，压控开关II的正相输入端与反馈模块Ⅰ或反馈模块Ⅱ的第三忆阻器的负端相连接，压控开关II的反相输入端、第八电阻的另一端均接地，第二比例放大器的输出端与第四加法运算单元的输入端相连接，第三加法运算单元的输出端与第四加法运算单元的输入端相连接，第四加法运算单元的输出端与学习模块Ⅰ或学习模块Ⅱ的电压控制电路的输入端相连接。

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