重庆海云捷迅科技有限公司彭诗翰获国家专利权
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龙图腾网获悉重庆海云捷迅科技有限公司申请的专利基于SoC FPGA的RISC-V硬件测试方法及系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114528174B 。
龙图腾网通过国家知识产权局官网在2026-02-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210145663.7，技术领域涉及：G06F11/263；该发明授权基于SoC FPGA的RISC-V硬件测试方法及系统是由彭诗翰;赵釜;游义全;万毅;田亮设计研发完成，并于2022-02-17向国家知识产权局提交的专利申请。
本基于SoC FPGA的RISC-V硬件测试方法及系统在说明书摘要公布了：本发明提供了一种基于SoCFPGA的RISC‑V硬件测试方法，包括：步骤1、将RISC‑V处理器配置在FPGA，并完成与HPS的总线互连；步骤2、HPS向RISC‑V处理器发送复位信号，RISC‑V处理器启动；步骤3、RISC‑V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC‑V测试。本发明提出的方案使用便利且可适配多种RISC‑V处理器，节省了用户大量去熟悉各个厂商提供的硬件测试环境和平台，或者为了测试和验证RISC‑V处理器功能而去搭建设计单独的硬件测试平台的时间。
本发明授权基于SoC FPGA的RISC-V硬件测试方法及系统在权利要求书中公布了：1.基于SoCFPGA的RISC-V硬件测试方法，其特征在于，包括： 步骤1、将RISC-V处理器配置在FPGA，并完成与HPS的总线互连； 步骤2、HPS向RISC-V处理器发送复位信号，RISC-V处理器启动； 步骤3、RISC-V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问； 步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC-V测试； 所述FPGA中设置有地址筛选器，配置在HPS与RISC-V处理器之间的互连总线上，用于将RISC-V处理器访问外设控制器产生的相应数据转存到指定内存空间；所述步骤4中，HPS发送内存访问信号访问地址筛选器转存数据的指定内存空间，再通过串口打印指定内存空间内的数据。
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2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。
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