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龙图腾网获悉安徽大学申请的专利基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115831189B 。

龙图腾网通过国家知识产权局官网在2026-02-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211626686.6，技术领域涉及：G11C11/419；该发明授权基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片是由卢文娟;丁华毅;刘海涛;施琦;彭春雨;蔺智挺;吴秀龙设计研发完成，并于2022-12-16向国家知识产权局提交的专利申请。

本基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片在说明书摘要公布了：本发明涉及集成电路设计领域，尤其涉及基于9T‑SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片。本发明的电路结构包括计算部、冗余偏置部、灵敏放大器SA。本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器SA进行输出，省去了连接ADC模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9T‑SRAM，可保证操作时数据的独立性，抗干扰能力也好。

本发明授权基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片在权利要求书中公布了：1.基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构，其用于实现存内的与非操作逻辑、或非操作逻辑、以及列向乘累加运算，其特征在于，所述电路结构包括： 计算部，其用于进行基本运算；所述计算部包括M1行、N列的M1×N个9T-SRAM；N≥1； 冗余偏置部，其用于依据计算部的基本运算结果进行辅助计算；所述冗余偏置部包括M2行、N列的M2×N个9T-SRAM；所述计算部与冗余偏置部组成M1+M2行、N列的阵列；9T-SRAM包括：七个NMOS晶体管N1~N7、两个PMOS晶体管P1~P2；P1的源极电性连接VDD；P2的源极电性连接VDD；N1的源极电性连接P1的漏极并设置存储节点Q，N1的栅极电性连接P1的栅极，N1的漏极电性连接VSS；N2的源极电性连接P2的漏极并设置存储节点QB，N2的栅极电性连接P2的栅极，N2的漏极电性连接VSS；N3的漏极电性连接N1的漏极、N2的栅极；N4的漏极电性链接N1的栅极、N2的漏极；N5的栅极电性连接N1的漏极、N2的栅极、N3的漏极；N6的栅极电性连接N1的栅极、N2的漏极、N4的漏极；N7的漏极电性连接N5的漏极、N6的漏极；N7的源极接地；N7的栅极与字线RIN电性连接；N3的源极与位线BL电性连接；N4的源极与位线BLB电性连接；N3的栅极、N4的栅极与字线WL电性连接；N5的源极与位线RBL电性连接；N6的源极与位线RBLB电性连接；其中，位于同一行的9T-SRAM共用同一条字线WL、同一条字线RIN，位于同一列的9T-SRAM共用同一条位线RBL、同一条位线RBLB；以及， N个灵敏放大器SA，其与位线RBL、RBLB一一对应，并依据位线RBL、RBLB的电压数据输出结果；所述位线RBL与其对应的转换开关SA的输入端一连接，位线RBLB与其对应的转换开关SA的输入端二连接； 其中，所述电路结构进行与非操作逻辑、或非操作逻辑运算时，M1=2，M2=1；所述电路结构进行乘累加运算时，M1等于输入数据的个数，M2＞1。

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