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龙图腾网获悉中国电子科技集团公司第五十八研究所申请的专利一种一次性可编程存储器读出逻辑的抗辐照加固结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121034378B 。

龙图腾网通过国家知识产权局官网在2026-01-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511577174.9，技术领域涉及：G11C29/44；该发明授权一种一次性可编程存储器读出逻辑的抗辐照加固结构是由梁思思;任凤霞;叶明远;蒋颖丹;薛颜;万书芹设计研发完成，并于2025-10-31向国家知识产权局提交的专利申请。

本一种一次性可编程存储器读出逻辑的抗辐照加固结构在说明书摘要公布了：本发明公开一种一次性可编程存储器读出逻辑的抗辐照加固结构，属于半导体器件领域，包括：状态机、一次性可编程存储器、纠错模块。本发明通过冗余读取一次性可编程存储器数据，结合由表决器构成的纠错模块对读出存储数据进行错误检测和纠正，降低由于单粒子效应导致的存储数据在读出过程中受到的影响。由于本发明中对存储器进行了5次冗余读出，最多能够纠正在存储器数据读出过程中受单粒子影响发生的两次数据错误，且纠错模块面积较小，所以具有高可靠、低功耗的特性。

本发明授权一种一次性可编程存储器读出逻辑的抗辐照加固结构在权利要求书中公布了：1.一种一次性可编程存储器读出逻辑的抗辐照加固结构，其特征在于，包括：状态机、一次性可编程存储器、纠错模块； 所述状态机的输出部分连接所述一次性可编程存储器的输入控制端，用于控制所述一次性可编程存储器对同一地址重复进行5次读操作； 所述一次性可编程存储器的输出连接所述纠错模块，输出的每一位Yn_m分别连接一个纠错模块的数据输入端；所述状态机的另外四路输出与每个所述纠错模块的输入相连，用于控制所述纠错模块对所述一次性可编程存储器的输出进行纠错； 所述纠错模块最终输出所述一次性可编程存储器数据经过辐照加固结构后的数据Q0~Qn，5次读出过程中允许出错两次； 所述纠错模块包括：三输入与非门、三输入或门、三输入与门、全加器、第一异步复位寄存器、第二异步复位寄存器、两输入与门、第三异步复位寄存器； 所述三输入与非门的输入包括：OE信号、所述第一异步复位寄存器的Q端输出SUMn_m、所述第二异步复位寄存器的Q端输出COn_m；所述三输入或门的输入包括：所述第一异步复位寄存器的Q端输出SUMn_m、所述第二异步复位寄存器的Q端输出COn_m、OE信号的反相信号；所述三输入与门的输入包括：Yn_m端信号、所述三输入与非门的输出、所述三输入或门的输出；所述全加器中三位输入的两位被加数为所述第一异步复位寄存器的Q端输出和所述三输入与门的输出端Bn_m，进位输入为所述第二异步复位寄存器的Q端输出；所述第一异步复位寄存器的D端输入为所述全加器的输出SUM端，所述第一异步复位寄存器的Clk端输入为CP1输入端口，上升沿触发，所述第一异步复位寄存器的Reset端输入为RST输入端口；所述第二异步复位寄存器的D端输入为所述全加器的输出CO端，所述第二异步复位寄存器的Clk端输入为CP1输入端口，上升沿触发，所述第二异步复位寄存器的Reset端输入为RST输入端口；所述两输入与门的输入包括：所述第一异步复位寄存器的Q端输出信号SUMn_m、所述第二异步复位寄存器的Q端输出信号COn_m；所述第三异步复位寄存器的D端输入为所述两输入与门的输出端，所述第三异步复位寄存器的Clk端输入为CP2输入端口，上升沿触发，所述第三异步复位寄存器的Reset端输入为RST输入端口，Q端输出为Qn；其中， Yn_m端信号代表所述一次性可编程存储器重复读取某一地址第m次后输出的第n位数据，其中m的范围为1~5，n的范围根据所述一次性可编程存储器的输出位宽决定； OE输入端信号在所述一次性可编程存储器第4次重复读出某一地址数据时置高，用于判决Yn_m端信号是否输入所述全加器； CP1信号在每次Yn_m信号输入所述纠错模块后，触发一次高脉冲，用于锁存所述全加器的输出； RST信号在第一次读取某一地址前触发一次低脉冲，用于复位所述第一异步复位寄存器、所述第二异步复位寄存器、所述第三异步复位寄存器输出为0，所述一次性可编程存储器地址改变前均会触发一次RST信号； CP2信号在m=5时的Yn_5信号输入表决器、CP1信号高脉冲锁存寄存器输入后，产生高脉冲，用于锁存纠错逻辑的最终输出Qn； Bn_m信号为所述三输入与门的输出信号。

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