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龙图腾网获悉北京集成电路装备创新中心有限公司申请的专利垂直堆叠半导体器件制作方法及半导体器件获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120640766B 。

龙图腾网通过国家知识产权局官网在2026-01-23发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510703675.0，技术领域涉及：H10D84/01；该发明授权垂直堆叠半导体器件制作方法及半导体器件是由赵雷超设计研发完成，并于2025-05-28向国家知识产权局提交的专利申请。

本垂直堆叠半导体器件制作方法及半导体器件在说明书摘要公布了：本发明提供了一种垂直堆叠半导体器件制作方法及半导体器件，涉及半导体技术领域，解决现有CFET上层源漏极和下层源漏极的接触引线不能同时由上层引出的问题。制作方法包括提供衬底；于衬底形成下层叠层结构；于下层叠层结构形成中间牺牲层；于中间牺牲层形成上层叠层结构；图形化上层叠层结构，以使上层叠层结构沿第一方向的尺寸小于下层叠层结构沿第一方向的尺寸；去除中间牺牲层，并在中间牺牲层的占位形成绝缘层；于下层叠层结构两端形成下层源漏极；于上层叠层结构两端形成上层源漏极；向下开设与下层源漏极连通的第一接触孔，以及与上层源漏极连通的第二接触孔。本发明使上层源漏极和下层源漏极的接触引线能够同时由上层引出。

本发明授权垂直堆叠半导体器件制作方法及半导体器件在权利要求书中公布了：1.一种垂直堆叠半导体器件的制作方法，其特征在于，包括： 提供衬底100；于所述衬底100的顶部形成下层环栅晶体管200的下层叠层结构220；于所述下层叠层结构220的顶部形成中间牺牲层420；于所述中间牺牲层420的顶部形成上层环栅晶体管300的上层叠层结构320； 图形化所述上层叠层结构320，以使所述上层叠层结构320沿第一方向的尺寸小于所述下层叠层结构220沿所述第一方向的尺寸，所述第一方向垂直于所述衬底100的厚度方向； 去除所述中间牺牲层420，并在所述中间牺牲层420的占位形成绝缘层410； 于所述下层叠层结构220沿所述第一方向的两端形成下层源漏极210； 于所述上层叠层结构320沿所述第一方向的两端形成上层源漏极310； 向下开设与所述下层源漏极210连通的第一接触孔610，以及向下开设与所述上层源漏极310连通的第二接触孔620； 在形成所述上层叠层结构320的步骤之后，还包括： 刻蚀所述上层叠层结构320、所述中间牺牲层420、所述下层叠层结构220和部分所述衬底100，以形成鳍部，所述鳍部沿第二方向的两端形成沟槽隔离区；所述第二方向垂直于所述第一方向、且垂直于所述衬底100的厚度方向； 于所述沟槽隔离区形成沟槽隔离结构700，所述沟槽隔离结构700的上表面不高于所述下层叠层结构220的下表面；所述鳍部暴露在所述沟槽隔离结构700之外的部分为鳍状结构101； 形成横跨在所述鳍状结构101上的假栅层102，以及位于所述假栅层102顶部的硬掩膜层103； 去除所述鳍状结构101暴露在所述假栅层102之外的部分；于所述鳍状结构101沿所述第一方向的两端形成保护层104，所述保护层104不高于所述中间牺牲层420的上表面； 所述图形化所述上层叠层结构320的步骤之后，还包括：沉积第一侧墙105，所述第一侧墙105覆盖所述保护层104和所述硬掩膜层103两者的上表面，以及覆盖所述上层叠层结构320、所述假栅层102和所述硬掩膜层103三者沿所述第一方向的两端；去除所述保护层104和所述硬掩膜层103两者上表面覆盖的所述第一侧墙105；向下去除部分所述保护层104，以在所述第一方向的两端露出所述绝缘层410。

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