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龙图腾网获悉哈尔滨工业大学申请的专利一种适用于资源受限环境的SLAM硬件加速架构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN118982453B 。

龙图腾网通过国家知识产权局官网在2026-01-23发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411003587.1，技术领域涉及：G06T1/20；该发明授权一种适用于资源受限环境的SLAM硬件加速架构是由张立宪;魏正瑞;翁睿;吴桐;韩岳江;高天禹;张舜智;马雨婷设计研发完成，并于2024-07-25向国家知识产权局提交的专利申请。

本一种适用于资源受限环境的SLAM硬件加速架构在说明书摘要公布了：一种适用于资源受限环境的SLAM硬件加速架构，属于自主导航领域。本发明是为了实现在功耗、时延等方面大幅提升SLAM系统的性能，实现资源受限下的SLAM加速而提出的。本发明通过将SLAM算法中的计算密集型部分移植到FPGA上进行并行计算，从而在功耗、时延等方面大幅提升SLAM系统的性能。本发明方法可根据具体应用场景进行定制化设计，本发明架构采用前端、后端双重加速思想提升SLAM算法的执行效率，并可根据具体应用需求进行定制优化，能够为双目SLAMSOC芯片的设计提供方法指导。本发明用于SLAM硬件加速方法中。

本发明授权一种适用于资源受限环境的SLAM硬件加速架构在权利要求书中公布了：1.一种适用于资源受限环境的SLAM系统硬件加速方法，其特征在于： 步骤一：基于FPGA的同步双目图像采集 利用FPGA系统的并行性，将双目相机采集到的左、右图像数据同步存储到FIFO缓冲区中；对于每一路图像，开辟两个BANK存储空间，采用乒乓操作进行数据管理；系统初始化结束后，将第一帧图像的第一个数据写入BANK1的首地址，通过DRAM控制模块对输出的数据进行计数，并使这些数据分配到相应的地址空间；当计数器达到当前BANK的最大写地址时，表明一帧图像的存储已完成；在每次帧复位信号到来时，系统将切换到BANK2进行数据存储，此时，指针指向BANK2的首地址，继续下一帧图像数据的存储过程； 同时对采集到的RGB图像进行预处理； 步骤二：图像特征提取与匹配； 步骤三：FPGA与CPU高速数据通信 在SLAM系统的特征匹配结束后，CPU通过高速总线向FPGA发送内存地址信息，并启动数据传输；FPGA将匹配结果通过DMA写入指定的内存地址后，更新状态为处理完成；CPU检测到状态更新信号后，从内存中读取匹配结果，并执行以下算法操作： 首先进行误差计算和优化，利用RANSAC算法剔除误匹配特征点；接着，CPU进行位姿估计，计算当前帧相对于地图的位姿变换，并通过BA优化算法进一步优化位姿和地图点的位置；随后，更新关键帧管理；完成上述步骤后，CPU再次通过DMA高速总线将处理所得的位姿数据、地图数据、运动模型信息传到FPGA； 步骤四：FPGA进行扩展卡尔曼滤波EKF流程的硬件加速处理 在FPGA内部设有状态预测单元、协方差预测单元、卡尔曼增益计算单元、状态更新单元和协方差更新单元，各单元通过并行计算，实现状态预测、协方差预测、卡尔曼增益计算和状态更新EKF算法核心步骤的硬件加速； 步骤五：地图更新、存储与显示 经过EKF处理后，FPGA将更新后的位姿和地图信息传输回CPU；CPU根据EKF输出的信息更新当前帧的位姿估计；同时，SLAM系统通过执行回环检测算法识别重复帧，优化地图精度；通过显示设备实时展示地图和定位信息，并实时输出更新后的地图数据；CPU将更新后的地图信息和关键帧数据存储到内存或磁盘中，以便后续的地图优化和路径规划； 步骤三的具体实现过程为： CPU准备需要处理的图像原始数据，并将其存储在系统的DRAM中，在DRAM中为原始数据和处理结果分配特定的内存地址空间，并配置内存区域的访问权限，使FPGA和CPU正确访问内存区域； CPU配置DMA控制器，指定数据的原始数据地址和目标数据地址，设置数据块大小、传输的长度和方式；CPU通过DMA控制器将控制命令写入FPGA的指令寄存器，通知FPGA启动硬件加速模块；这些控制命令包括原数据地址、目标数据地址以及相关的配置信息；FPGA内部的寄存器接收到这些指令后，会开始执行相应的加速任务； 在启动FPGA加速器后，CPU会进入一个循环，定期查询FPGA的状态寄存器，检查数据处理的进展情况；这种查询通常是通过读取FPGA的特定寄存器来实现的；与此同时，FPGA硬件加速模块通过DMA控制器向CPU发起内存访问请求；所述请求包含需要读取的原数据地址和需要写入的目标数据地址； 当CPU接收到FPGA的内存访问请求后，会将请求传递给内存控制器；内存控制器负责根据请求进行实际的内存读写操作，将数据从DRAM中读取并传输给FPGA；FPGA在获得原始数据后，利用其硬件加速模块进行高速运算处理；处理完成后，结果数据通过DMA控制器写回到预定的DRAM地址中； FPGA完成数据处理后，会更新其状态寄存器，指示处理已经完毕；CPU在循环查询状态时，检测到FPGA状态寄存器的处理完毕标志，从查询循环中跳出；在跳出查询循环后，CPU会读取DRAM中的结果数据进行后续处理或应用；整个过程完成后，CPU继续执行其他任务，而FPGA在待新的指令时进入待机状态。

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