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龙图腾网获悉电子科技大学申请的专利基于两个N位AD合成一个N+1位AD的数据采集系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116318150B 。

龙图腾网通过国家知识产权局官网在2026-01-23发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310349385.1，技术领域涉及：H03M1/12；该发明授权基于两个N位AD合成一个N+1位AD的数据采集系统是由张治国;张家豪设计研发完成，并于2023-04-04向国家知识产权局提交的专利申请。

本基于两个N位AD合成一个N+1位AD的数据采集系统在说明书摘要公布了：本发明为基于两个N位AD合成一个N+1位AD的数据采集系统。本发明基于ADC采样原理，将目标信号分别进行放大等一系列处理之后，利用可编程逻辑门阵列FPGA作为中央处理器，控制两个低分辨率AD芯片对信号进行采样采样，并将AD芯片传输至可编程逻辑门阵列FPGA的信号进行合成，达到实现更高分辨率的ADC采样的目标。最后可编程逻辑门阵列FPGA向静态随机存取存储器SRAM传送数据，数据处理完成后传输给上位机显示。解决在部分芯片无法获取的情况下，能够达到高精度的数据采集的问题，从而降低ADC数据采集系统成本，保证数据采集稳定性。

本发明授权基于两个N位AD合成一个N+1位AD的数据采集系统在权利要求书中公布了：1.基于两个N位AD合成一个N+1位AD的数据采集系统，其特征在于，将待测单端信号经过第1-2单端转差分放大电路后变为两路幅值不同相位相同的模拟差分信号，这两路模拟差信号分别代表原始信号大于零和小于零部分，分别输入第1、2模数转换电路AD进行转换，第1-2模数转换电路AD的数据输出端以及控制端与可编程逻辑门阵列FPGA连接，同时待测单端信号通过一个过零比较器与可编程逻辑门阵列FPGA相连，比较器输出信号SIGN用于区分输入信号大于零和小于零两种状态，可编程逻辑门阵列FPGA的输出与第1-2存储处理子系统连接，每一个存储处理子系统由一个开关芯片ADG734和一个静态随机存取存储器SRAM组成，待测信号分别经过第1、2模数转换电路AD变为数字信号后被传输给可编程逻辑门阵列FPGA，可编程逻辑门阵列FPGA实现对第1、2模数转换电路所传输的数字信号进行读取，并将读取到的信号合成为完整的待测信号，数据处理步骤为： 1待测信号经过第1-2单端转差分放大电路变为幅值翻倍相位不变的第1、2模拟信号， 2单端转差分放大电路处理的第1模拟信号经过加法器为第1待测信号，信号经过加法器之后电压增加0.512V，输入到第1模数转换电路，由第1模数转换电路AD进行采样， 3单端转差分放大电路处理的第2模拟信号分别经过加法器和减法器转换为第2待测信号，信号经过减法器之后电压减少0.512V，输入到第2模数转换电路，由第2模数转换电路AD进行采样， 4FPGA通过2路控制线分别控制模数转换电路AD，第1控制线PWRDWN为控制模数转换电路AD的启动与停止，第2控制线ENCODE为模数转换电路AD的采样时钟，在此信号上升沿进行采样， 5当比较器输出信号SIGN为高电平时，可编程逻辑门阵列FPGA通过第2控制线ENCODE信号启动第1模数转换电路AD进行转换，获得的转换码为信号大于零的情况，此时第1控制线PWRDWN低电平，第2控制线ENCODE上升沿采样，第1模数转换电路AD通过8路数据线接收外部FPGA写入的指令， 6第1模数转换电路AD完成一次数据转换后，第1控制线PWRDWN引脚被拉低，持续一个时钟周期，第1模数转换电路AD将数字信号通过8路数据线传入可编程逻辑门阵列FPGA中，可编程逻辑门阵列FPGA中将接收到的采样信号值减少0.512V， 7第1模数转换电路AD完成一次数据传输后，当比较器输出信号SIGN为低电平时，可编程逻辑门阵列FPGA通过第2控制线ENCODE信号启动第2模数转换电路AD进行转换，获得的转换码为信号小于零的情况，第2模数转换电路AD重复一次5和6骤，其中在重复第6步骤时，可编程逻辑门阵列FPGA中将接收到的采样信号值增加0.512V， 8可编程逻辑门阵列FPGA在分别接收到这两路采样信号后，按照采样顺序将其组合起来， 9当再次需要传送数据时，先拉高第1控制线PWRDWN引脚，用于分隔两组数据，之后再重复上述读写操作，实现下一组数据的传送， 10采用开关芯片ADG734来控制静态随机存取存储器SRAM的SPI接口的连接关系，开关芯片ADG734的控制线引脚被拉低时，可编程逻辑门阵列FPGA拥有静态随机存取存储器SRAM的写权限，开关芯片ADG734的控制线引脚被拉高，可编程逻辑门阵列FPGA拥有静态随机存取存储器SRAM的读权限， 11第1存储处理子系统CM1内的第1静态随机存取存储器SRAM芯片向可编程逻辑门阵列FPGA发送读取指令，可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的第1开关芯片ADG734的控制线引脚被拉低，这时第1存储处理子系统CM1内的第1静态随机存取存储器SRAM与可编程逻辑门阵列FPGA的SPI接口被联通，数据通过SPI接口以序列形式写入第1静态随机存取存储器SRAM， 12当第1静态随机存取存储器SRAM存满后，可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的第1开关芯片ADG734的控制线引脚被拉高，这时第1存储处理子系统CM1内与第1静态随机存取存储器SRAM与可编程逻辑门阵列FPGA的SPI接口联通，通过SPI接口读取数据， 13当可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的开关芯片ADG734的控制线引脚拉高，停止向其传送数据时，第2存储处理子系统CM2内的第2静态随机存取存储器SRAM向可编程逻辑门阵列FPGA发送读取指令，第2存储处理子系统的处理过程同第11，12步， 14当可编程逻辑门阵列FPGA处理完所有数据后，通过SPI接口向USB芯片传送数据，USB芯片再通过USB总线将数据传送给上位机显示。

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