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龙图腾网获悉北京微电子技术研究所;西北工业大学申请的专利一种用于FPGA静态时序分析的并行优化方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119849400B 。

龙图腾网通过国家知识产权局官网在2026-01-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411811231.0，技术领域涉及：G06F30/3315；该发明授权一种用于FPGA静态时序分析的并行优化方法是由邵晨育;王硕;田春生;周婧;陈雷;周冲;庞永江;张瑶伟;王卓立;步远航设计研发完成，并于2024-12-10向国家知识产权局提交的专利申请。

本一种用于FPGA静态时序分析的并行优化方法在说明书摘要公布了：本发明属于电子设计自动化、静态时序分析领域，具体涉及一种用于FPGA静态时序分析的并行优化方法，旨在解决现有技术中静态时序分析计算效率低、编译时间长的问题。本发明方法包括：根据构建的面向FPGA的STA数据结构对时序图、时序约束进行内存布局优化；任务分解，并将每一层级的节点和边的计算任务分配多个并行内核并行执行、不同层级分配单一CPU线程按顺序执行；在执行时，对时序图进行遍历，标记待更新的节点和边；通过双向遍历计算，获取节点的有效的到达时间、节点的有效的需求时间，确定FPGA时序静态分析中的关键路径，生成FPGA静态时序分析的并行优化报告。本发明提高了静态时序分析中的计算效率，缩短了编译时间。

本发明授权一种用于FPGA静态时序分析的并行优化方法在权利要求书中公布了：1.一种用于FPGA静态时序分析的并行优化方法，其特征在于，该方法包括以下步骤： 步骤S1，获取FPGA静态时序分析的时序图、时序约束；根据构建的面向FPGA的STA数据结构对所述时序图、所述时序约束进行内存布局优化；所述时序图包括节点、边、延迟模型、时序分析结果； 步骤S2，对内存布局优化后的时序图进行任务分解，分解后将每一层级内部的节点和边的计算任务分配多个并行内核并行执行、不同层级分配单一CPU线程按顺序执行；所述并行内核包括CPU核、GPU核； 步骤S3，在执行时，通过预设的遍历策略对时序图进行遍历，标记待更新的节点和边；所述预设的遍历策略包括全量更新、增量更新； 步骤S4，结合并行计算策略，通过双向遍历计算，获取节点的有效的到达时间、节点的有效的需求时间；根据节点的有效的到达时间、节点的有效的需求时间，确定FPGA时序静态分析中的关键路径，进而生成FPGA静态时序分析的并行优化报告； 根据构建的面向FPGA的STA数据结构对所述时序图、时序约束进行内存布局优化，其方法为： 将所述时序图的结构优化为层级结构，所述时序图的数据以数组结构体方式存储、且仅存储静态的节点信息和边信息； 所述时序图在存储时存储为将有向时序图存储为双向边的时序图。

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