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龙图腾网获悉北京时代民芯科技有限公司;北京微电子技术研究所申请的专利一种芯片高速接口数据对齐的Layout实现方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114781320B 。

龙图腾网通过国家知识产权局官网在2026-01-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210345599.7，技术领域涉及：G06F30/396；该发明授权一种芯片高速接口数据对齐的Layout实现方法是由王琰;王兆辉;行涛;谷艳;谢应辉;方新嘉;乐立鹏;马城城设计研发完成，并于2022-03-31向国家知识产权局提交的专利申请。

本一种芯片高速接口数据对齐的Layout实现方法在说明书摘要公布了：本发明公开了一种芯片高速接口数据对齐的Layout实现方法，对ASIC芯片多通道输出数据实现对齐，该方法通过获取高速接口相关网表中的时序器件，在物理布局前Fix相关时序器件，生成高速接口相关的时钟树，经时序路径分析后加入时钟补偿模块实现同步时钟树，以数据对齐调整模块对数据路径进行调整，用以实现芯片在高速多通道下接口输出数据对齐，对片外信号进行零偏差传输。采用本方法可减少高速接口数据的输出偏差，从而提高芯片的性能及稳定性。该方法可与通用设计EDA工具相结合，嵌入业界标准Layout版图设计流程。

本发明授权一种芯片高速接口数据对齐的Layout实现方法在权利要求书中公布了：1.一种芯片高速接口数据对齐的Layout实现方法，其特征在于包括： 获得该芯片与高速接口相关的网表； 根据网表，提取高速接口相关的时序器件； 手工放置相关时序器件后Fix物理位置； 生成高速接口相关的时钟树； 对时钟树时钟路径进行分析，在时钟路径插入时钟补偿模块，调整相关时钟树； 对高速接口数据路径进行分析，在数据路径插入对齐调整模块，实现高速接口数据对齐； 根据时钟树时钟路径分析，在时钟路径插入时钟补偿模块，调整相关时钟树的实现方式如下： 获取各高速接口IO信号在时序路径的各个器件中的延迟信息； 第i个高速接口对应的时序路径中各个器件的延迟时间相加，得到该高速接口对应的总延迟时间Tclk-i；0≤iN； N个高速接口共得到N个总延迟时间，N个总延迟时间取平均值得到Tclk-typ； 计算每个高速接口对应的总延迟时间与Tclk-typ的差值，根据所述差值在每个高速接口对应的时序路径的时序器件之前增加时钟补偿模块Tclk_aj，所述时钟补偿模块Tclk_aj对时序路径增加或减小延迟值，使每个高速接口对应的所有时序路径延迟时间一致，时钟同步到达； 增加时钟补偿模块Tclk_aj使每个高速接口对应的时序路径延迟时间一致时，还要对每个高速接口从时钟源点到终点的完整时序路径进行分析，保证采样时刻建立时间Tsetup和保持时间Thold均充裕； 对高速接口数据路径进行分析，在数据路径插入对齐调整模块，实现高速接口数据对齐的实现方式如下： 获取第i个高速接口IO信号在完成数据路径中的理论传输时间Tdata-i以及实际传输时间Ttotal-i，第i个高速接口IO信号的实际传输时间Ttotal-i＝Tclk-i+Tdata-i；0≤iN； N个高速接口共得到N个实际传输时间，N个实际传输时间取平均值得到Ttotal-typ； 计算每个高速接口对应的实际传输时间与Ttotal-typ的差值，根据所述差值在每个高速接口对应的完整时序路径中插入对齐调整模块Tdata_aj，对齐调整模块调整信号输出的延时值，使所有高速接口对应的实际传输时间一致，实现高速接口数据对齐。

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