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龙图腾网获悉华南理工大学申请的专利一种全差分d类功放电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119420300B 。

龙图腾网通过国家知识产权局官网在2026-01-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411491248.2，技术领域涉及：H03F3/217；该发明授权一种全差分d类功放电路是由童载亮;郑铭洋;余华;李仲源;刘佳仪;刘宇桂;杨健俊设计研发完成，并于2024-10-24向国家知识产权局提交的专利申请。

本一种全差分d类功放电路在说明书摘要公布了：本发明公开了一种全差分d类功放电路，包括误差校正输入电路、三角波发生电路、PWM调制与数字消抖电路、全桥驱动与滤波输出电路和反馈网络；所述误差校正输入电路的输入接反馈网络的输出，所述误差校正输入电路和三角波发生电路的输出分别接PWM调制与数字消抖电路的输入，所述PWM调制与数字消抖电路的输出接全桥驱动与滤波输出电路的输入，所述全桥驱动与滤波输出电路的输出接反馈网络的输入。本发明在放大低频信号时，具有电源利用效率高、扩展性强、输出功率大、失真度低、噪声少等优点。

本发明授权一种全差分d类功放电路在权利要求书中公布了：1.一种全差分d类功放电路，其特征在于：包括误差校正输入电路I、三角波发生电路II、PWM调制与数字消抖电路III、全桥驱动与滤波输出电路IV和反馈网络V；所述误差校正输入电路I的输入接反馈网络V的输出，所述误差校正输入电路I和三角波发生电路II的输出分别接PWM调制与数字消抖电路III的输入，所述PWM调制与数字消抖电路III的输出接全桥驱动与滤波输出电路IV的输入，所述全桥驱动与滤波输出电路IV的输出接反馈网络V的输入； 其中，所述误差校正输入电路I为一种两重积分的误差校正电路，其包括外部正输入电压VinP、外部负输入电压VinN，正、负端第一电阻R1P、R1N，正、负端第一电容C1P、C1N，正、负端第二电阻R2P、R2N，正、负端第二电容C2P、C2N，第一全差分运放A1、第二全差分运放A2以及正、负反馈电压VfbP、VfbN；外部正输入电压VinP通过正端第一电阻R1P接入第一全差分运放A1的负输入端，所述第一全差分运放A1的负输入端与正输出端之间接入正端第一电容C1P，所述正输出端通过正端第二电阻R2P接入第二全差分运放A2的负输入端，所述第二全差分运放A2的负输入端与正输出端之间接入正端第二电容C2P，从第二全差分运放A2的正输出端取得正输出电压VoutP；所述外部负输入电压VinN通过负端第一电阻R1N接入第一全差分运放A1的正输入端，所述第一全差分运放A1的正输入端与负输出端之间接入负端第一电容C1N，所述负输出端通过负端第二电阻R2N接入第二全差分运放A2的正输入端，所述第二全差分运放A2的正输入端与负输出端之间接入负端第二电容C2N，从第二全差分运放A2的负输出端取得负输出电压VoutN；第一、第二全差分运放A1、A2的参考电压引脚接入外部的控制电路电源电压VCC的一半；从反馈网络V取出的负反馈电压VfbN直接接到第一全差分运放A1的负输入端、正反馈电压VfbP直接接到第一全差分运放A1的正输入端； 所述三角波发生电路II包括用于分压的第四、第五电阻R4、R5，用于稳压的第三、第四电容C3、C4，第三运放A3、第六电阻R6、第五电容C5、第一比较器A4和第七、第八电阻R7、R8；外部的控制电路电源电压VCC分别接入到第四电阻R4和第三电容C3的一端，第四电阻R4的另一端与第三电阻C3的另一端相接，然后通过并联的第五电阻R5和第四电容C4接地；第四、第五电阻R4、R5和第三、第四电容C3、C4共同连接的中间端点取得偏置电压Vbias，所述偏置电压Vbias分别接入第三运放A3的正输入端和第一比较器A4的负输入端；所述第一比较器A4的正输入端接上第七、第八电阻R7、R8的一端，第七电阻R7的另一端接入第一比较器A4的输出，第八电阻R8的另一端接入第三运放A3的输出，所述第三运放A3的负输入端分别接入第六电阻R6和第五电容C5的一端，所述第六电阻R6的另一端接入第一比较器A4的输出，所述第五电容C5的另一端接入第三运放A3的输出； 所述PWM调制与数字消抖电路III包括第二、第三比较器A5、A6，第一、第二四通道与非门数字电路芯片74HC001、74HC002和第一、第二SR锁存器74HCT741、74HCT742；将误差校正输入电路I的正输出电压VoutP接入第二比较器A5的正输入端，负输出电压VoutN接入第三比较器A6的正输入端，将三角波发生电路II的第三运放A3的输出接到第二、第三比较器A5、A6的负输入端；第二比较器A5的输出接入第一四通道与非门数字电路芯片74HC001的第一与非门N11的一个输入和第三与非门N13的两个输入，第三比较器A6的输出接入第二四通道与非门数字电路芯片74HC002的第一与非门N21的一个输入和第三与非门N23的两个输入，第一、第二四通道与非门数字电路芯片74HC001、74HC002其它的内部连接关系一致，具体为：第一、第二四通道与非门数字电路芯片74HC001、74HC002的第一与非门N11，N21的另一个输入接上三角波发生电路II的第六电阻R6和第七电阻R7共用的一端，输出分别接入第一、第二SR锁存器74HCT741、74HCT742的S输入脚，第一、第二四通道与非门数字电路芯片74HC001、74HC002的第二与非门N12、N22的所有输入脚接到三角波发生电路II的第六电阻R6和第七电阻R7共用的一端，输出脚分别接入第一、第二四通道与非门数字电路芯片74HC001、74HC002的第四与非门N14、N24的一个输入，第一、第二四通道与非门数字电路芯片74HC001、74HC002的第三与非门N13，N23的输出分别接入第一、第二四通道与非门数字电路芯片74HC001、74HC002的第四与非门N14、N24的另一个输入，第一、第二四通道与非门数字电路芯片74HC001、74HC002的第四与非门N14、N24的输出分别接入第一、第二SR锁存器74HCT741、74HCT742的R脚； 最终，由第一SR锁存器74HCT741的正输出获得正端正控制电压VP+、负输出获得正端负控制电压VP-，由第二SR锁存器74HCT742的正输出获得负端正控制电压VN+、负输出获得负端负控制电压VN-。

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