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龙图腾网获悉上海华力集成电路制造有限公司申请的专利降低外延电阻的方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116207047B 。

龙图腾网通过国家知识产权局官网在2025-11-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310150236.2，技术领域涉及：H10D84/01；该发明授权降低外延电阻的方法是由岳双强;汪韬;李妍;辻直树设计研发完成，并于2023-02-21向国家知识产权局提交的专利申请。

本降低外延电阻的方法在说明书摘要公布了：本发明提供一种降低外延电阻的方法，提供半导体结构，在半导体结构至少包括：NMOS区域的源漏区和栅极叠层；PMOS区域的源漏区和栅极叠层；源漏区以及栅极上覆盖有第一保护层；利用光刻和刻蚀打开PMOS区域上的第一保护层，形成位于栅极叠层侧壁的第一侧墙；在PMOS区域的源漏区上形成第一包含离子掺杂的第一外延层和位于第一外延层上的第一帽层；对PMOS区域的源漏区进行快速热退火处理，使得第一外延层中的掺杂离子扩散至侧墙底部的区域第一外延层；去除剩余的第一保护层，之后形成覆盖NMOS区域和PMOS区域的第二保护层。本发明降低了PMOS源漏区到栅极边缘的沟道电阻，改善了器件的Idsat饱和电流、Ioff关态电流性能。

本发明授权降低外延电阻的方法在权利要求书中公布了：1.一种降低外延电阻的方法，其特征在于，至少包括： 步骤一、提供半导体结构，在所述半导体结构至少包括：NMOS区域的源漏区和栅极叠层；PMOS区域的源漏区和栅极叠层；所述源漏区以及所述栅极上覆盖有第一保护层； 步骤二、利用光刻和刻蚀打开所述PMOS区域上的第一保护层，形成位于所述栅极叠层侧壁的第一侧墙； 步骤三、在所述PMOS区域的所述源漏区上形成离子掺杂的第一外延层和位于所述第一外延层上的第一帽层； 步骤四、对所述PMOS区域的所述源漏区进行快速热退火处理，使得所述第一外延层中的掺杂离子扩散至所述侧墙底部的所述第一外延层； 步骤五、去除剩余的所述第一保护层，之后形成覆盖所述NMOS区域和所述PMOS区域的第二保护层，之后利用光刻和刻蚀打开所述NMOS区域上的所述第二保护层，在所述NMOS区域上的所述源漏区上形成离子掺杂的第二外延层和位于所述第二外延层上的第二帽层，之后去除剩余的所述第二保护层。

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