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龙图腾网获悉北京空间机电研究所申请的专利一种高速数据接口主备自动切换逻辑控制系统及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115509159B 。

龙图腾网通过国家知识产权局官网在2025-11-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211058774.0，技术领域涉及：G05B19/042；该发明授权一种高速数据接口主备自动切换逻辑控制系统及方法是由于双江;倪建军;富帅;李硕;王磊;梁楠;王蕴龙;张斐然设计研发完成，并于2022-08-31向国家知识产权局提交的专利申请。

本一种高速数据接口主备自动切换逻辑控制系统及方法在说明书摘要公布了：一种高速数据接口主备自动切换逻辑控制系统及方法，逻辑控制系统包括数据发送FPGA、数据主板、数据备板、背板、外围器件，数据主板、数据备板加电后由外围器件获取加电状态相关状态量并生成工作状态反馈信号，将加电状态相关状态量通过信号形式由高速互连差分连接器经由背板返送至数据发送FPGA，数据发送FPGA利用背板通过高速互连差分连接器实现数据信息交互，根据加电状态相关状态量、工作状态反馈信号分析数据主板、数据备板的加电状态，向数据主板发送第1组高速数据或或向数据备板发送第2组高速数据，进行主备份数据接收切换。

本发明授权一种高速数据接口主备自动切换逻辑控制系统及方法在权利要求书中公布了：1.一种高速数据接口主备自动切换逻辑控制系统，其特征在于： 包括数据发送FPGA、数据主板、数据备板、背板、外围器件，其中： 所述数据发送FPGA通过高速互连差分连接器发送2组完全一致的高速数据至背板； 数据主板加电后由外围器件获取加电状态相关状态量，数据主板生成工作状态反馈信号，将加电状态相关状态量通过信号形式由高速互连差分连接器经由背板返送至数据发送FPGA；若存在数据备板生成的工作状态反馈信号，与数据备板生成的工作状态反馈信号合并，通过高速互连差分连接器经由背板返送至数据发送FPGA； 数据备板加电后由外围器件获取加电状态相关状态量，数据备板生成工作状态反馈信号，将加电状态相关状态量通过信号形式由高速互连差分连接器经由背板返送至数据发送FPGA；若存在数据主板生成的工作状态反馈信号，与数据主板生成的工作状态反馈信号合并，通过高速互连差分连接器经由背板返送至数据发送FPGA； 背板通过高速互连差分连接器实现数据发送FPGA、数据主板、数据备板间的数据信息交互； 数据发送FPGA分别接收数据主板、数据备板返送的合并后的工作状态反馈信号，根据加电状态相关状态量、工作状态反馈信号分析数据主板、数据备板的加电状态，向数据主板发送第1组高速数据或或向数据备板发送第2组高速数据，进行主备份数据接收切换； 所述外围器件包括外围器件RS、外围器件RM，分别对应数据备板、数据主板，外围器件RM与数据主板获取加电状态相关状态量MEN并通过高速互连差分连接器经由背板发送至数据发送FPGA，外围器件RS与数据备板获取加电状态相关状态量SEN并通过高速互连差分连接器经由背板发送至数据发送FPGA； 所述数据主板生成对应的工作状态反馈信号包括MCLK、SYN、RST信号，数据备板生成对应的工作状态反馈信号包括MCLK、SYN、RST信号，通过连接合并为一组工作状态反馈信号，发送给数据发送板； 所述数据发送FPGA中，采用与门电路设计，数据主板生成高电平控制信号MEN，数据备板生成低电平控制信号SEN，数据发送FPGA通过与门将高电平控制信号MEN、低电平控制信号SEN进行逻辑“与”操作，生成控制使能信号MOE、SOE，根据控制使能信号的电平高低情况，选择性发送第1组高速数据至数据主板或第2组高速数据至数据备板； 当数据主板加电、数据备板不加电时，控制使能信号MOE为高电平，控制使能信号SOE为低电平，发送第1组高速数据至数据主板，保持第2组高速数据发送通路为高阻状态； 当数据备板加电、数据主板不加电时，控制使能信号MOE为低电平，控制使能信号SOE为高电平，发送第2组高速数据至数据备板，保持第1组高速数据发送通路为高阻状态； 其中，主备自动切换控制逻辑中，当数据主板加电、数据备板不加电时，数据主板产生高电平控制信号MEN，数据备板产生低电平控制信号SEN，在数据发送FPGA内部，通过与门将MEN和SEN信号分别与延迟后的上电状态信号进行逻辑“与”操作，形成数据输出逻辑单元的控制使能信号MOE和SOE，此时，MOE信号为“高”，SOE信号为“低”，第1组数据输出逻辑在MOE信号为“高”时，将第1组高速数据输出至数据主板，第2组数据输出在SOE信号为“低”时，处于输出高阻状态； 当数据主板不加电、数据备板加电时，数据主板产生低电平控制信号MEN，数据备板产生高电平控制信号SEN，在数据发送FPGA内部，通过与门将MEN和SEN信号分别与延迟后的上电状态信号进行逻辑“与”操作，形成数据输出逻辑单元的控制使能信号MOE和SOE，此时，MOE信号为“低”，SOE信号为“高”，第1数据输出逻辑在MOE信号为“低”时，处于输出高阻状态，第2组数据输出在SOE信号为“高”时，将第2组高速数据输出至数据备板； 由此形成受数据接收FPGA加电状态形成的控制逻辑，实现高速数据接口自动切换功能，并且实现数据接收FPGA的断电保护功能。

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