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龙图腾网获悉苏州市职业大学;清华大学无锡应用技术研究院申请的专利一种电容负载降压电平移位电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115189690B 。

龙图腾网通过国家知识产权局官网在2025-11-04发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210966701.5，技术领域涉及：H03K19/0185；该发明授权一种电容负载降压电平移位电路是由李亮;周德金;侯晓钧设计研发完成，并于2022-08-12向国家知识产权局提交的专利申请。

本一种电容负载降压电平移位电路在说明书摘要公布了：本发明是一种电容负载降压电平移位电路，采用电容负载结构，应用于GaN半桥驱动电路中，为了解决驱动电路负压的影响，抗负压电路采用降压电平移位电路实时监测高侧电压浮动状态并反馈回自举充电回路，使充电时间避开负压时间，降压电平移位电路采用电容负载，窄脉冲控制高侧移位电路的输入，高侧延时电路控制电容充放电回路，可以有效降低共模干扰，有效地保护GaN器件，使其栅压控制在正常工作范围内，避免负压对GaN器件的损坏，并且转换速度快、功耗低。

本发明授权一种电容负载降压电平移位电路在权利要求书中公布了：1.一种电容负载降压电平移位电路，其特征在于，包括左侧通道输入端VIN和右侧通道输入端VINN，所述左侧通道输入端VIN与反相器INV1的输入端相连，反相器INV1的输出端与电容C3的一端相连，电容C3的另一端连接高侧电压HB，利用反相器INV1的内部导通电阻与电容C3构成RC延时，以便产生短脉冲； 所述反相器INV1的输出端与缓冲器BUFF1的输入端相连，缓冲器BUFF1的输出端与高侧输入PMOS晶体管M1的栅极相连，PMOS晶体管M1的源极连接高侧电压HB，PMOS晶体管M1的漏极与PMOS晶体管M3的源极相连，PMOS晶体管M3的栅极连接左侧通道输入端VIN，PMOS晶体管M3的漏极与电容C1的一端相连，电容C1的另一端连接地GND，使得PMOS晶体管M1和PMOS晶体管M3同时导通时，为短脉冲控制，高侧电压HB通过PMOS晶体管M1和PMOS晶体管M3对电容C1充电； 所述PMOS晶体管M3的漏极与缓冲器BUFF5的输入端及二极管D1的正极端相连，缓冲器BUFF5的输出端连接输出端VOUT1，二极管D1的负极端与低侧电压VCC相连，二极管D1作为钳位二极管，用于防止左侧移位通道上的电压超出低侧电压VCC； 所述左侧通道输入端VIN与反相器INV3的输入端相连，反相器INV3的输出端与电容C5的一端相连，电容C5的另一端连接高侧电压HS，利用反相器INV3的内部导通电阻与电容C5构成RC延时； 所述反相器INV3的输出端与缓冲器BUFF3的输入端相连，缓冲器BUFF3的输出端与高侧的PMOS晶体管M5的栅极相连，所述缓冲器BUFF1的输出端与反相器INV5的输入端相连，反相器INV5的输出端与PMOS晶体管M7的栅极相连，PMOS晶体管M5的源极连接高侧电压HB，PMOS晶体管M5的漏极与PMOS晶体管M7的源极相连，PMOS晶体管M7的漏极通过电阻R1与地GND相连，使得PMOS晶体管M5和PMOS晶体管M7同时导通时，为短脉冲控制，PMOS晶体管M7的漏极为高电平； 所述PMOS晶体管M7的漏极与NMOS晶体管M9的栅极相连，NMOS晶体管M9的漏极与PMOS晶体管M3的漏极相连，NMOS晶体管M9的源极连接地GND，使得NMOS晶体管M9栅极为高电平时导通，电容C1通过NMOS晶体管M9构成放电回路； 所述左侧通道输入端VIN与反相器INV0的输入端相连，反相器INV0的输出端的脉冲信号进入右侧通道形成右侧通道输入端VINN； 所述右侧通道输入端VINN与反相器INV2的输入端相连，反相器INV2的输出端与电容C4的一端相连，电容C4的另一端连接高侧电压HB，利用反相器INV2的内部导通电阻与电容C4构成RC延时，以便产生短脉冲； 所述反相器INV2的输出端与缓冲器BUFF2的输入端相连，缓冲器BUFF2的输出端与高侧输入的PMOS晶体管M2的栅极相连，PMOS晶体管M2的源极连接高侧电压HB，右侧通道输入端VINN与PMOS晶体管M4的栅极相连，PMOS晶体管M2的漏极与PMOS晶体管M4的源极相连，PMOS晶体管M4的漏极与电容C2的一端相连，电容C2的另一端连接地GND，使得PMOS晶体管M2和PMOS晶体管M4同时导通时，为短脉冲控制，高侧电压HB通过PMOS晶体管M2和PMOS晶体管M4对电容C2充电； PMOS晶体管M4的漏极与缓冲器BUFF6的输入端及二极管D2的正极端相连，缓冲器BUFF6的输出端连接输出端VOUT2，二极管D2的负极端连接低侧电压VCC，二极管D2作为钳位二极管，用于防止右侧移位通道上电压超出VCC； 所述右侧通道输入端VINN与反相器INV4的输入端相连，反相器INV4的输出端与电容C6的一端相连，电容C6的另一端连接高侧电压HS，利用反相器INV4的内部导通电阻与电容C6构成RC延时； 所述反相器INV4的输出端与缓冲器BUFF4的输入端相连，缓冲器BUFF4的输出端与高侧的PMOS晶体管M6的栅极相连，PMOS晶体管M6的源极连接高侧电压HB，所述缓冲器BUFF2的输出端与反相器INV6的输入端相连，反相器INV6的输出端与PMOS晶体管M8的栅极相连，PMOS晶体管M6的漏极与PMOS晶体管M8的源极相连，PMOS晶体管M8的漏极通过电阻R2连接地GND，使得PMOS晶体管M6和PMOS晶体管M8同时导通时，为短脉冲控制，PMOS晶体管M8的漏极为高电平； 所述晶体管M8的漏极与NMOS晶体管M10的栅极相连，NMOS晶体管M10的漏极与PMOS晶体管M4的漏极相连，NMOS晶体管M10的源极连接地GND，使得NMOS晶体管M10栅极为高电平时导通，电容C2通过NMOS晶体管M10构成放电回路。

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