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龙图腾网获悉深圳比特微电子科技有限公司申请的专利运算核电路和计算芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114528246B 。

龙图腾网通过国家知识产权局官网在2025-10-31发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202011320665.2，技术领域涉及：G06F15/78；该发明授权运算核电路和计算芯片是由范志军;薛可;许超;杨作兴设计研发完成，并于2020-11-23向国家知识产权局提交的专利申请。

本运算核电路和计算芯片在说明书摘要公布了：本公开涉及运算核电路和计算芯片。一种运算核电路包括被配置为接收数据块的输入模块、被配置为对接收到的数据块进行哈希运算的运算模块和时钟模块。运算模块包括：第一哈希引擎，包括第一多个运算级，第一多个运算级以流水线结构布置使得基于数据块的数据信号沿着第一多个运算级依次传递；以及第二哈希引擎，包括第二多个运算级，第二多个运算级以流水线结构布置使得从第一哈希引擎接收的数据信号沿着第二多个运算级依次传递。时钟模块被配置为向第一哈希引擎和第二哈希引擎提供时钟信号，其中，第一哈希引擎内的时钟信号的传递方向与第二哈希引擎内的时钟信号的传递方向相反。

本发明授权运算核电路和计算芯片在权利要求书中公布了：1.一种运算核电路，包括： 输入模块，被配置为接收数据块； 运算模块，被配置为对接收到的数据块进行哈希运算，所述运算模块包括： 第一哈希引擎，包括第一多个运算级，所述第一多个运算级以流水线结构布置使得基于所述数据块的数据信号沿着所述第一多个运算级依次传递；以及 第二哈希引擎，包括第二多个运算级，所述第二多个运算级以流水线结构布置使得从所述第一哈希引擎接收的数据信号沿着所述第二多个运算级依次传递， 其中所述第一多个运算级和所述第二多个运算级中的每个运算级对从前一运算级接收的数据信号进行运算并将经该运算级运算的数据信号提供给后一运算级； 时钟模块，被配置为向所述第一哈希引擎和所述第二哈希引擎提供时钟信号，其中，所述第一哈希引擎内的时钟信号的传递方向与所述第二哈希引擎内的时钟信号的传递方向相反；以及 先入先出FIFO模块，设置在所述运算模块中在数据信号的传递方向上相邻的两个运算级之间并且包括FIFO缓冲区，所述两个运算级中的一个运算级在另一个运算级之前，所述FIFO模块被配置为接收从所述一个运算级输出的数据信号以写入所述FIFO缓冲区，并且将所接收的数据信号从所述FIFO缓冲区读取以输出到所述另一个运算级。

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