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龙图腾网获悉西安交通大学申请的专利一种加速神经网络计算的多NPU级联结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115374920B 。

龙图腾网通过国家知识产权局官网在2025-09-30发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210924133.2，技术领域涉及：G06N3/063；该发明授权一种加速神经网络计算的多NPU级联结构是由赵文哲;胡康;党祺玮;马澄宇;黄静雯;夏天;任鹏举设计研发完成，并于2022-08-02向国家知识产权局提交的专利申请。

本一种加速神经网络计算的多NPU级联结构在说明书摘要公布了：本公开揭示了一种加速神经网络计算的多NPU级联结构，包括多个神经网络计算单元NPU，多个块存储器blockmemory，一个直接存储器存取DMA和一个主存储器DDR，该级联结构能够使所述多个神经网络计算单元NPU并行计算，只有神经网络构建模块的输入和输出需要访存主存储器。本公开所揭示的级联结构能显著提高神经网络MAC的利用率，高效访问主存储器，对于解决神经网络计算访存效率低这一性能瓶颈具有十分重要的意义。

本发明授权一种加速神经网络计算的多NPU级联结构在权利要求书中公布了：1.一种基于多NPU级联结构进行加速计算的方法，其特征在于： 所述多NPU级联结构包括： 三个神经网络计算单元NPU，三个块存储器block memory，分别为：fm0、fm1和fm2，一个直接存储器存取DMA和一个主存储器DDR； 该级联结构能够使多个神经网络计算单元NPU并行计算，只有神经网络构建模块的输入和输出需要访存主存储器； 其中，该级联结构用于加速Bottleneck Residual Block神经网络构建模块；所述Bottleneck Residual Block结构包括两个分支，一侧是三层卷积计算，另一侧是直连shortcut，所述三层卷积计算包括1*1的Conv层、3*3的DWConv层和1*1的Conv层； 所述加速计算的方法，包括如下步骤： S100：处理器将Bottleneck Residual Block神经网络构建模块输入的特征图feature map从主存储器DDR中经过DMA加载到fm0中； S200：NPU0从fm0中读取所述输入的特征图feature map，并计算右侧第一层Conv，计算结果存储在fm1中； S300：NPU1从fm1中读取右侧第一层计算结果，并计算右侧第二层DWConv，计算结果存储在fm1中； S400：NPU2从fm1中读取右侧第二层计算结果，并计算右侧第三层Conv；计算结束后，从fm0中读取Bottleneck Residual Block神经网络构建模块输入的特征图feature map，并与右侧第三层计算结果相加，相加的结果存储在fm2中，作为模块计算结果； S500：fm2中的模块计算结果经过DMA存储到主存储器DDR中。

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