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龙图腾网获悉西安电子科技大学重庆集成电路创新研究院申请的专利一种用于UWB系统的高速采样缓冲器电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114499525B 。

龙图腾网通过国家知识产权局官网在2025-09-30发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111566914.0，技术领域涉及：H03M1/12；该发明授权一种用于UWB系统的高速采样缓冲器电路是由刘马良;罗朋;王子彧;张乘浩;朱樟明;杨银堂设计研发完成，并于2021-12-20向国家知识产权局提交的专利申请。

本一种用于UWB系统的高速采样缓冲器电路在说明书摘要公布了：本发明公开了一种用于UWB系统的高速采样缓冲器电路，包括驱动模块、栅压自举开关模块和采样模块，其中，驱动模块用于输入待采样差分信号并降低待采样差分信号的输出阻抗，以提高后续对栅压自举开关模块和采样模块的驱动能力；栅压自举开关模块用于控制采样开关的打开和闭合，控制采样开关的栅压变化跟踪在驱动模块的输出差分信号的变化并使采样开关的栅源电压在输出差分信号变化的过程中保持恒定；采样模块用于在采样开关打开时对待采样差分信号进行采样，以获得采样信号。该缓冲器电路由驱动模块、栅压自举开关模块和采样模块，驱动模块由高线性度的共漏极放大器构成，提高了采样电路的线性度，采样模块与驱动模块采用电荷翻转型结构实现采样。

本发明授权一种用于UWB系统的高速采样缓冲器电路在权利要求书中公布了：1.一种用于UWB系统的高速采样缓冲器电路，其特征在于，包括驱动模块1、栅压自举开关模块2和采样模块3，其中，所述驱动模块1用于输入待采样差分信号并降低待采样差分信号的输出阻抗，以提高后续对所述栅压自举开关模块2和所述采样模块3的驱动能力； 所述栅压自举开关模块2用于控制采样开关的打开和闭合，控制采样开关的栅压变化跟踪在所述驱动模块1的输出差分信号的变化并使所述采样开关的栅源电压在所述输出差分信号变化的过程中保持恒定； 所述采样模块3用于在所述采样开关打开时对所述待采样差分信号进行采样，以获得采样信号； 所述驱动模块1包括第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7和第八电容C8，其中，所述第一NMOS管NM1的源极和所述第六NMOS管NM6的源极均连接接地端GND，所述第一NMOS管NM1的栅极和所述第六NMOS管NM6的栅极均输入第一偏置电压VBIAS1，所述第一NMOS管NM1的漏极连接所述第二NMOS管NM2的源极，所述第六NMOS管NM6的漏极连接所述第七NMOS管NM7的源极； 所述第二NMOS管NM2的栅极和所述第七NMOS管NM7的栅极均输入第二偏置电压VBIAS2，所述第二NMOS管NM2的漏极连接所述第三NMOS管NM3的源极并作为整个所述驱动模块1的第一输出端X1，所述第七NMOS管NM7的漏极连接所述第八NMOS管NM8的源极并作为整个所述驱动模块1的第二输出端X2； 所述第三NMOS管NM3的漏极连接所述第四NMOS管NM4的源极，所述第二电容C2连接在所述驱动模块1的第一输入端X1与所述第三NMOS管NM3的栅极之间，所述第八NMOS管NM8的漏极连接所述第九NMOS管NM9的源极，所述第六电容C6连接在所述驱动模块1的第二输入端X2与所述第八NMOS管NM8的栅极之间； 所述第一电阻R1的一端输入第三偏置电压VBIAS3，另一端连接所述第三NMOS管NM3的栅极，所述第一电容C1连接在所述驱动模块1的第一输入端INP与所述第二NMOS管NM2的源极之间，所述第四电阻R4的一端输入第三偏置电压VBIAS3，另一端连接所述第八NMOS管NM8的栅极，所述第五电容C5连接在所述驱动模块1的第二输入端INN与所述第七NMOS管NM7的源极之间； 所述第四NMOS管NM4的漏极连接所述第五NMOS管NM5的源极，所述第二电阻R2的一端输入第四偏置电压VBIAS4，另一端连接所述第四NMOS管NM4的栅极；所述第九NMOS管NM9的漏极连接所述第十NMOS管NM10的源极，所述第五电阻R5的一端输入第四偏置电压VBIAS4，另一端连接所述第九NMOS管NM9的栅极； 所述第五NMOS管NM5的漏极和所述第十NMOS管NM10的漏极均连接电源端VDD，所述第三电阻R3的一端输入第五偏置电压VBIAS5，另一端连接所述第五NMOS管NM5的栅极；所述第六电阻R6的一端输入第五偏置电压VBIAS5，另一端连接所述第十NMOS管NM10的栅极； 所述第三电容C3连接在所述驱动模块1的第一输入端INP与所述第四NMOS管NM4的栅极之间，所述第四电容C4连接在所述第四NMOS管NM4的栅极与所述第五NMOS管NM5的栅极之间，所述第七电容C7连接在所述驱动模块1的第二输入端INN与所述第九NMOS管NM9的栅极之间，所述第八电容C8连接在所述第九NMOS管NM9的栅极与所述第十NMOS管NM10的栅极之间。

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