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龙图腾网获悉安徽大学申请的专利基于SRAM的浮点型乘累加快速运算电路及其芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119002859B 。

龙图腾网通过国家知识产权局官网在2025-09-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411116710.0，技术领域涉及：G06F5/01；该发明授权基于SRAM的浮点型乘累加快速运算电路及其芯片是由蔺智挺;王鑫;李云昊;刘泽毅;刘玉;彭春雨;吴秀龙;胡薇;戴成虎;赵强;郝礼才设计研发完成，并于2024-08-15向国家知识产权局提交的专利申请。

本基于SRAM的浮点型乘累加快速运算电路及其芯片在说明书摘要公布了：本发明属于集成电路技术领域，具体涉及一种基于SRAM的浮点型乘累加快速运算电路及其芯片。该电路基于SRAM阵列及其外围电路设计，其中，SRAM阵列被按列划分为指数和阵列、权重指数阵列和权重尾数阵列。在划分后的SRAM阵列的基础上，浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块。本发明采用全新的高带宽异步指数标准化和指令并行排序的尾数对齐浮点计算流程，可以在指数相加的同时并行查找出最大值，并将尾数对齐中的减法移位按时间周期查找的方式替换，进而在更低的时间、面积和功耗开销下实现浮点型数据的MAC存内计算。

本发明授权基于SRAM的浮点型乘累加快速运算电路及其芯片在权利要求书中公布了：1.一种基于SRAM的浮点型乘累加快速运算电路，其特征在于，其基于SRAM阵列及其外围电路设计，并用于实现多组多bit浮点型的操作数与多bit浮点型的权重之间的乘累加运算；所述浮点型乘累加快速运算电路中的SRAM阵列被按列划分为三个部分，分别为指数和阵列、权重指数阵列和权重尾数阵列； 所述浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块； 所述权重指数阵列中的各行用于按位预存权重中的指数部分；所述指数输入模块用于向所述加法器阵列中的各行输入操作数的指数部分；所述加法器阵列用于读取所述权重指数阵列的存储值并计算出权重和操作数的指数和；所述尾数输入模块用于向所述权重尾数阵列中的各行输入操作数的尾数部分；所述权重尾数阵列中的各行用于按位预存权重中的尾数部分，并利用自身具备的逻辑运算功能对权重和操作数的尾数部分执行乘法运算，得到尾数积； 所述最大值寻找模块用于先获取所述加法器阵列输出的各行的指数和的计算结果，并在逐位向所述指数和阵列回写指数和的同时确定最大指数；然后结合减法计数器和指数和阵列确定各行中计算出的指数和相对最大指数的位数差，并由移位寄存器根据位数差对相应行中计算出的尾数积进行移位；所述最大值寻找模块中包括与SRAM阵列的行数对应的多个乒乓单元和多个比较单元；每个乒乓单元中包括寄存器一和寄存器二；在前一个周期，所述乒乓单元用于将加法器阵列计算出的指数和按照从低到高的顺序依次读取并存入到寄存器一中；并将寄存器一中各位数据逐位并写入到寄存器二，寄存器二写入的数据恢复为从高到低排列的指数和；在后一个周期，所述乒乓单元将寄存器二中的数据回写到所述指数和阵列中的对应行，并在回写过程中同步确定最大指数；乒乓单元还执行下一轮计算中的指数和读取，并更新寄存器一；所述比较单元用于实现对回写后的各行的指数和运算结果进行比较，确定最大指数； 所述加法器树用于将完成移位后的各行的尾数积相加，得到尾数总和；最后由所述标准化模块根据所述最大指数和所述尾数总和生成对应的乘累加运算结果。

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