摩尔线程智能科技(北京)股份有限公司请求不公布姓名获国家专利权
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龙图腾网获悉摩尔线程智能科技(北京)股份有限公司申请的专利优化芯片面积的综合方法、装置、设备及存储介质获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120046569B 。
龙图腾网通过国家知识产权局官网在2025-09-05发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510517211.0，技术领域涉及：G06F30/392；该发明授权优化芯片面积的综合方法、装置、设备及存储介质是由请求不公布姓名设计研发完成，并于2025-04-23向国家知识产权局提交的专利申请。
本优化芯片面积的综合方法、装置、设备及存储介质在说明书摘要公布了：本申请公开了一种优化芯片面积的综合方法、装置、设备及存储介质，属于芯片设计技术领域。该方法包括：获取原始时序约束和硬件描述文件，硬件描述文件用于描述芯片电路的功能和结构；放大原始时序约束中的时钟周期，得到放大时序约束；基于放大时序约束，对硬件描述文件执行逻辑综合流程，得到逻辑网表，逻辑网表用于指示芯片电路的逻辑结构；基于逻辑网表和原始时序约束，执行物理综合流程，得到物理网表，物理网表用于指示芯片电路的逻辑结构和芯片电路中各个电路元件的物理位置信息。通过在逻辑综合阶段放松时序约束，在物理综合阶段使用原始时序约束的方式，实现在保证时序的情况下解决因逻辑综合阶段导致的芯片面积增大的问题。
本发明授权优化芯片面积的综合方法、装置、设备及存储介质在权利要求书中公布了：1.一种优化芯片面积的综合方法，其特征在于，所述方法包括： 获取原始时序约束和硬件描述文件，所述硬件描述文件用于描述芯片电路的功能和结构； 放大所述原始时序约束中的时钟周期，得到放大时序约束； 基于所述放大时序约束，对所述硬件描述文件执行逻辑综合流程，得到逻辑网表，所述逻辑网表用于指示所述芯片电路的逻辑结构； 基于所述逻辑网表和所述原始时序约束，执行物理综合流程，得到物理网表，所述物理网表用于指示所述芯片电路的逻辑结构和所述芯片电路中各个电路元件的物理位置信息。
如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人摩尔线程智能科技(北京)股份有限公司，其通讯地址为：100036 北京市海淀区翠微中里14号楼四层B655；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。
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2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。
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