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龙图腾网获悉中国电子科技集团公司第五十八研究所申请的专利一种应用于JESD204B/C的可编程分频器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120377897B 。

龙图腾网通过国家知识产权局官网在2025-08-26发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510839945.0，技术领域涉及：H03K23/58；该发明授权一种应用于JESD204B/C的可编程分频器是由杨俊浩;江晨阳;张沁枫;汪柏康;蒋颖丹设计研发完成，并于2025-06-23向国家知识产权局提交的专利申请。

本一种应用于JESD204B/C的可编程分频器在说明书摘要公布了：本发明涉及一种应用于JESD204BC的可编程分频器，包括：预分频器：通过闭环反馈结构实现124动态分频；12bit主分频器：11级异步CML二分频链+分离DFF0模块控制奇偶分频占空比；分频比N=DIV_N11:0+2，奇数分频占空比自动调整为N+12N；级联噪声优化：重定时触发器（RetimeDFF12）以输入时钟fin重采样；脉冲发生器：4级计数器输出脉冲数K=Pulse_count3:0的十进制值；输出模式电路：支持三模式直通。本发明可编程分频器采用HBT工艺CML单元+射极跟随器缓冲；满足5G基站、毫米波雷达等JESD204BC系统的高精度时钟同步需求。

本发明授权一种应用于JESD204B/C的可编程分频器在权利要求书中公布了：1.一种应用于JESD204BC的可编程分频器，其特征在于，包括级联的： 预分频器：通过两个D触发器和两个数据选择器构成闭环反馈，输入时钟fin连接第一D触发器CLK端及MUX1输入端，MUX1输出驱动第二D触发器D端，输出缓冲器反馈至MUX2，MUX2输出反馈至第一D触发器D端，输出fpre_div； 12bit可编程分频器：11级异步CML二分频模块级联：fpre_div驱动DFF1的CLK端，第i级2≤i≤10二分频电路DFFi的Q输出端连接第i+1级二分频电路TFFi+1的时钟输入端及第i级与门ANDi的其中一个输入端；分离的DFF0模块：置数信号的最低位S0与带置数的二分频模块DFF0的置数S端连接，其Q端与DFF1Q端经异或门XOR驱动复位逻辑链；复位逻辑链：包括多个与门和重定时D触发器，其中与门AND1~AND10级联检测，第i级1≤i≤9与门ANDi的另一个输入端连接第i+1级与门ANDi+1的输出端，AND1的输出端与重定时D触发器RetimeDFF1的数据输入D端相连，输出经重定时触发器RetimeDFF1同步后生成全局置位信号CD；输出通道：RetimeDFF1的输出Q端连接二分频电路Div_2DFF的时钟输入CLK端，二分频后由Div_2DFF的输出Q端输出，Div_2DFF的输出Q端连接重定时D触发器RetimeDFF2的数据输入D端相连，RetimeDFF2的时钟输入CLK端连接初始输入时钟fin，RetimeDFF2的输出Q端输出分频后信号fdiv； 脉冲发生器：4级CML二分频模块级联，fdiv驱动首级CLK端，末级与门链输出控制TFF模块生成脉冲； 输出模式选择电路：通过MUX1~MUX4及与门组合，选择直通fdiv、脉冲信号或fSYSREFQ输出。

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