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龙图腾网获悉北京航空航天大学合肥创新研究院(北京航空航天大学合肥研究生院)申请的专利一种快速写入的抗单粒子翻转SRAM单元电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114758698B 。

龙图腾网通过国家知识产权局官网在2025-07-29发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111519523.3，技术领域涉及：G11C11/411；该发明授权一种快速写入的抗单粒子翻转SRAM单元电路是由张德明;罗丁一;张凯丽;陈思宇;郭志鹏;宋明阳;王佑;邓尔雅;赵巍胜设计研发完成，并于2021-12-13向国家知识产权局提交的专利申请。

本一种快速写入的抗单粒子翻转SRAM单元电路在说明书摘要公布了：本发明的一种快速写入的抗单粒子翻转SRAM单元电路，包括八个NMOS晶体管和六个PMOS晶体管，依次记为N1～N8和P1～P6，对于存储节点Q和QB，PMOS晶体管P1和P2作为上拉管，NMOS晶体管N3和N4由冗余节点S0和S1控制加固，NMOS晶体管N1和N2交叉耦合作为下拉管；对于冗余节点S0和S1，PMOS晶体管P3和P4交叉耦合作为上拉管，NMOS晶体管N5和N6作为下拉管，并由存储节点Q和QB控制加固。存储节点Q和QB通过NMOS晶体管N7和N8连接两条位线BL和BLB，并通过字线WL控制NMOS晶体管N7和N8的通断。存储节点Q和QB完全由NMOS晶体管包围，这种结构被称为极性加固结构。本发明的PMOS晶体管P5和P6通过存储节点Q和QB控制冗余节点S0和S1所在支路的通断，提高冗余节点的下拉能力，写入速度更快。

本发明授权一种快速写入的抗单粒子翻转SRAM单元电路在权利要求书中公布了：1.一种快速写入的抗单粒子翻转SRAM单元电路，其特征在于： 包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管分别定义为第一到第八NMOS晶体管，六个PMOS晶体管分别定义为第一到第六PMOS晶体管； 将第一NMOS晶体管和第三NMOS晶体管的电连接点记为存储节点Q，将第二NMOS晶体管和第四NMOS晶体管的电连接点记为存储节点QB，将第五NMOS晶体管和第四PMOS晶体管的电连接点记为冗余节点S0，将第六NMOS晶体管和第三PMOS晶体管的电连接点记为冗余节点S1； 冗余节点S0控制第四NMOS晶体管与第一PMOS晶体管，对存储节点QB进行加固；冗余节点S1控制第三NMOS晶体管与第二PMOS晶体管，对存储节点Q进行加固；存储节点Q和QB分别由第一NMOS晶体管、第三NMOS晶体管和第二NMOS晶体管、第四NMOS晶体管包围，形成极性加固结构； 存储节点Q和QB分别控制第五PMOS晶体管和第六PMOS晶体管，直接控制冗余节点S0和S1所在支路的通断，提高冗余节点的下拉能力，提高写入速度； 存储节点Q和QB通过第七和第八NMOS晶体管，连接两条位线BL和BLB，并通过字线WL控制第七和第八NMOS晶体管的通断，其中： 第七和第八NMOS晶体管为两个传输晶体管，所述电路使用该两个传输晶体管进行读写，在写入数据的过程中，位线BL和BLB通过两个传输晶体管同时向存储节点Q和QB写入数据； 上述的八个NMOS晶体管和六个PMOS晶体管的具体连接关系为： 位线BL与第七NMOS晶体管的源极电连接，位线BLB与第八NMOS晶体管的源极电连接； 第七NMOS晶体管的漏极与第二NMOS晶体管的栅极电连接；第八NMOS晶体管的漏极与第一NMOS晶体管的栅极电连接；字线WL与第七和第八NMOS晶体管的栅极电连接； 电源VDD与第一、第二、第五和第六PMOS晶体管的源极电连接； 地GND与第一、第二、第五和第六NMOS晶体管的源极电连接； 第一PMOS晶体管的漏极与第三NMOS晶体管的源极电连接，且第一PMOS晶体管的栅极与第四PMOS晶体管的漏极电连接； 第二PMOS晶体管的漏极与第四NMOS晶体管的源极电连接，且第二PMOS晶体管的栅极与第三PMOS晶体管的漏极电连接； 第三PMOS晶体管的源极与第五PMOS晶体管的漏极电连接，第三PMOS晶体管的漏极与第四PMOS晶体管的栅极电连接，且第三PMOS晶体管的栅极与第四PMOS晶体管的漏极电连接； 第四PMOS晶体管的源极与第六PMOS晶体管的漏极电连接，第四PMOS晶体管的漏极与第三PMOS晶体管的栅极电连接且第四PMOS晶体管的栅极与第三PMOS晶体管的漏极电连接； 第五PMOS晶体管的漏极与第三PMOS晶体管的源极电连接，且第五PMOS晶体管的栅极与第一NMOS晶体管的栅极电连接； 第六PMOS晶体管的漏极与第四PMOS晶体管的源极电连接，且第六PMOS晶体管的栅极与第二NMOS晶体管的栅极电连接； 第一NMOS晶体管的漏极与第三NMOS晶体管的漏极电连接，且第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接； 第二NMOS晶体管的漏极与第四NMOS晶体管的漏极电连接，且第二NMOS晶体管的栅极与第一NMOS晶体管的栅极电连接； 第三NMOS晶体管的漏极与第一NMOS晶体管的漏极电连接，第三NMOS晶体管的源极与第一PMOS晶体管的漏极电连接，且第三NMOS晶体管的栅极与第三PMOS晶体管的漏极电连接； 第四NMOS晶体管的漏极与第二NMOS晶体管的漏极电连接，第四NMOS晶体管的源极与第二PMOS晶体管的漏极电连接，且第四NMOS晶体管的栅极与第四PMOS晶体管的漏极电连接； 第五NMOS晶体管的漏极与第三PMOS晶体管的栅极电连接，且第五NMOS晶体管的栅极与第一NMOS晶体管的漏极电连接； 第六NMOS晶体管的漏极与第四PMOS晶体管的栅极电连接，且第六NMOS晶体管的栅极与第二NMOS晶体管的漏极电连接。

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