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龙图腾网获悉成都华微电子科技股份有限公司申请的专利数据排序方法和硬件加速并行排序电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114706554B 。

龙图腾网通过国家知识产权局官网在2025-07-29发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210245825.4，技术领域涉及：G06F7/24；该发明授权数据排序方法和硬件加速并行排序电路是由胡参设计研发完成，并于2022-03-14向国家知识产权局提交的专利申请。

本数据排序方法和硬件加速并行排序电路在说明书摘要公布了：数据排序方法和硬件加速并行排序电路，涉及集成电路技术。本发明的数据排序方法包括下述步骤：1构造一个长度与待排序数列的长度相同的存储数列，依据预定排序方式确定比较逻辑和存储数列填充方式；2构造一个长度与待排序数列的长度相同的中间数列和偏移数列；3读取一个待排序数列中的未读地址，并存储其中数值至存储数列的末位；4读取一个待排序数列中的未读地址，以其数值作为新进数值，与存储数列中各位数值作遍历比较；5更新存储数列；6若待排序数列中所有地址皆已读取则完成排序，否则返回步骤4。本发明通过并行处理的方式排序，能够显著的降低时间开销，提高整体运算速度。

本发明授权数据排序方法和硬件加速并行排序电路在权利要求书中公布了：1.硬件加速并行排序电路，其特征在于，包括： N条比较支路，每一比较支路包括串联连接的一个选择器、一个锁存电路、一个比较模块和一个偏移模块，比较模块的输出端连接到该支路中的拼位模块的第一输入端，偏移模块的输出端连接到该支路中的拼位模块的第二输入端，所述N为待排序数字的个数； 每一比较支路中，选择器的输出端连接到锁存电路的输入端，锁存电路的输出端连接比较器的第二输入端和选择器的第一输入端； 除首条比较支路以外的各比较支路中，锁存电路的输出端还连接到邻近的前一比较支路中选择器的第二输入端； 偏移模块用于将邻近的后一支路中的比较器输出端连接到本支路的拼位模块的第二输入端，最末条支路的偏移模块的输出恒定； 数据输入端连接到各选择器的第三输入端和比较模块的第一输入端； 首条比较支路的锁存电路的输出端连接排序电路的输出端； 所述硬件加速并行排序电路用于实现包括下述步骤的数据排序方法： 1构造一个长度与待排序数列的长度相同的存储数列，依据预定排序方式确定比较逻辑和存储数列填充方式： 若排序方式为沿地址顺序递减，则以最大值填充存储数列，并确定比较逻辑为“”，或者比较逻辑为“≥”； 若排序方式为沿地址顺序递增，则以最小值填充存储数列，并确定比较逻辑为“”，或者比较逻辑为“≤”； 2构造一个长度与待排序数列的长度相同的中间数列，中间数列的各位皆为第一标识；构造一个长度与中间数列的长度相同的偏移数列，偏移数列的末位为第二标识，其他位置皆为第一标识； 3读取一个待排序数列中的未读地址，并存储其中数值至存储数列的末位； 4读取一个待排序数列中的未读地址，以其数值作为新进数值，与存储数列中各位数值作遍历比较， 若该新进数值和存储数列中当前位的数值关系符合预定排序方式对应的比较逻辑，则将中间数列的当前位设置为第一标识，否则将中间数列的当前位设置为第二标识； 遍历完成后将中间数列的首位以外的各位以向低位地址方向平移一位的方式写入偏移数列； 5更新存储数列： 若中间数列第i位的数值为第二标识且偏移数列第i位为第二标识则保持存储数列第i位的数值不变； 若中间数列第i位为第一标识且偏移数列第i位为第二标识则将存储数列第i位的数值更新为新进数值； 若中间数列第i位为第一标识且偏移数列第i位为第一标识则将存储数列第i位的数值更新为存储数列第i+1位的数值； 所述i为地址序号； 6若待排序数列中所有地址皆已读取则完成排序，否则返回步骤4。

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