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龙图腾网获悉电子科技大学申请的专利一种应用于逐次逼近型模数转换器的时钟控制比较器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN118508966B 。

龙图腾网通过国家知识产权局官网在2025-07-22发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202410499091.1，技术领域涉及：H03M1/38；该发明授权一种应用于逐次逼近型模数转换器的时钟控制比较器是由吴克军;刘昱洲;于臻;金正野;宁宁设计研发完成，并于2024-04-24向国家知识产权局提交的专利申请。

本一种应用于逐次逼近型模数转换器的时钟控制比较器在说明书摘要公布了：本发明属于模拟集成电路设计领域，具体为一种应用于逐次逼近型模数转换器的时钟控制比较器。本发明选用FIA放大器和共源共栅FIA放大器作为前置预放大器级，利用其输出共模电压稳定、gmID高和噪声性能好的特点；同时，调整共源共栅FIA中共源共栅管栅极的连接方式，提高其过驱动电压，加快放大速度；并确保前置预放大器级中所有反相器的尺寸与相应级别延时电路中的反相器的尺寸成倍数；且所有反相器都采用各自对应的浮动蓄能电容供电。以上设计确保本发明当工艺角变化时，放大器的响应时间和反相器链的延时将一起同幅变化，进而免去复杂延时调节系统的使用，使比较器在SARADC中实现高精度、高速的性能。

本发明授权一种应用于逐次逼近型模数转换器的时钟控制比较器在权利要求书中公布了：1.一种应用于逐次逼近型模数转换器的时钟控制比较器，其特征在于：包含前置预放大器级、再生锁存级以及延时控制电路；前置预放大器级连接再生锁存级，而延时控制电路产生控制信号，分别控制前置预放大器级的各级预放大器和再生锁存级的运行； 所述前置预放大器级，包括N级FIA预放大器和1级共源共栅FIA预放大器，N级FIA预放大器级联后再连接1级共源共栅FIA预放大器，N为≥1的自然数；通过时钟控制使N+1级预放大器依次导通； 所述延时控制电路为多级反相器依次首尾相接所构成的反相器链；反相器链共计N+2段，各段反相器的个数根据需要产生的延时决定，分别用于产生N+2段延时：delay1、delay2…delayN+2；ΦR1为初始信号控制第1级FIA预放大器，并辅以N+2段延时一一对应的累加产生：前置预放大器级所需要的N个延时控制信号ΦR2…ΦRn…ΦRN+1，以及再生锁存级所需要的2个延时控制信号Φ1、Φ2；对应的第n级FIA预放大器的控制信号为ΦRn，n≤N；共源共栅FIA预放大器的控制信号为ΦRN+1； ΦR1信号初始为0，到来一个高电平1的脉冲时，高电平期间ΦR1信号控制第1级FIA预放大器进行放大，ΦR1经过第1段反相器得到第2个控制信号ΦR2，因此ΦR2的高电平脉冲信号比ΦR1的脉冲信号延后delay1，高电平期间ΦR2控制第2级FIA预放大器进行放大；依次类推，控制信号ΦR1、ΦR2…ΦRn…ΦRN、ΦRN+1、Φ1、Φ2依次为高，使各级预放大级和再生锁存级依次开启，实现输入信号的预放大再锁存； N级FIA预放大器的操作及结构均完全相同，第n级FIA预放大器包括浮动蓄能电容CRn、为电容充电的电源VDD，用作增益级的2个推挽管反相器，共模反馈CMFB结构和增益提升结构，以及输出复位电路和CMFB复位电路；CRn为第n级FIA预防大器中对应的电容； FIA预放大器具体结构为：VIP到VON和VIN到VOP之间的推挽管反相器作为增益级，电路不由电源电压VDD和地电位VGND供电，用一个浮动蓄能电容CRn代替VDD和VGND；CRn上下极板均有一个开关选择是连接VDD和VGND进行充电还是连接电路进行供电；共模反馈电路在两个输出端VON和VOP间串联两个容值相同的电容，通过电容分压在两电容间产生差分输出的平均值，即输出共模电压，将检测到的共模电压分别通过两个相同的反相器接回两个输出端形成负反馈；将检测共模电压的节点通过一个开关与VCM相连，作为CMFB复位电路；增益提升结构使用在两个输出端间并行连接两个方向相反的反相器，形成交叉耦合反相器对；两个输出端VON和VOP都分别通过一个开关与VCM相连，作为输出复位电路； 第n级FIA预放大器中的所有反相器与产生第n级对应的延时delayn中的第n段反相器中反相器尺寸成倍数关系，同时第n级FIA预放大器中的反相器和第n段反相器中的反相器全部由浮动蓄能电容供能； 所述成倍数关系是指：若第n级FIA预放大器的反相器中NMOS尺寸为WL，PMOS为k*WL，则第n段反相器中的反相器尺寸有：NMOS尺寸为a*Wa*L，PMOS为a*k*Wa*L，a≥0；k为NMOS管和PMOS管的迁移率之比； 所述共源共栅FIA预放大器包括浮动蓄能电容CRN+1、为电容充电的电源VDD和MOS管M1-M8；其中M1、M2为PMOS输入管，M3、M4为NMOS输入管，M5、M6为PMOS共源共栅管，M7、M8为NMOS共源共栅管；M1、M3的栅极互连作为预放大器的正端输入VIP，M2和M4的栅极互连作为预放大器的负端输入VIN，M1和M2的源极通过开关连接电容CRN+1充当电源电压的上极板，M3、M4的源极通过开关连接电容CRN+1充当地电位的下极板；M1的漏极与M5的源极连接，M2的漏极与M6的源极连接，M3的漏极与M7的源极连接，M4的漏极与M8的源极连接；M5与M7的漏极相连作为预放大器的正输出端VOP，M6与M8的漏极相连作为预放大器的负输出端VON；M5的栅极与M8的源极相连，M8的栅极与M5的源极相连，M7的栅极与M6的源极相连，M6的栅极与M7的源极相连； 与FIA预放大器中同理，共源共栅FIA也使用了推挽管作为其输入对管，其输入推挽管M1-M4的尺寸与对应产生延时delayN+1的反相器成倍数关系；所有反相器也全部由共源共栅FIA自身的浮动蓄能电容供能，保证共源共栅FIA的放大时间与delayN+1相匹配且随工艺角同幅变化； 所述再生锁存级包括输入对管PMOS管M1、M4，再生加速管PMOS管M2、M3，交叉耦合反相器管PMOS管M5、M6和NMOS管M7、M8和复位开关NMOS管M9； 再生锁存级由再生开始信号Φ1和再生加速信号Φ2控制，当ΦR1为高电平时，整个前置预放大器级开始其放大工作，前置预放大器级将放大完成后的信号传递到再生锁存级的输入端VIN和VIP；随后，Φ1信号变为低电平，控制短路开关M9断开，使再生锁存级开始再生，即将两个输入电压分别放大到VDD到VGND；在经delayN+2延迟后，M2和M3的栅极控制信号Φ2变为低电平，M2和M3开始产生电流，加快再生锁存级的再生速度，Φ1到Φ2间的延迟同样由延迟控制电路中的相应段反相器产生； 再生锁存级中使用首尾相接的交叉耦合反相器实现再生功能，与FIA预放大器中同理，再生锁存级中的交叉耦合反相器M5-M8的尺寸与其对应产生延时delayN+2的反相器尺寸成倍数关系，保证最终锁存级的再生时间与delayN+2相匹配且随工艺角同幅变化。

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