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龙图腾网获悉安徽大学;合肥中科君达视界技术股份有限公司申请的专利带有预判断逻辑的SAR-SS型ADC电路、模块获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119893328B 。

龙图腾网通过国家知识产权局官网在2025-07-15发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510391678.5，技术领域涉及：H04N25/772；该发明授权带有预判断逻辑的SAR-SS型ADC电路、模块是由赵强;党世祺;彭春雨;强斌;李鑫;李志刚;郝礼才;蔺智挺;吴秀龙;潘大伟;夏梦清设计研发完成，并于2025-03-31向国家知识产权局提交的专利申请。

本带有预判断逻辑的SAR-SS型ADC电路、模块在说明书摘要公布了：本发明涉及图像传感器设计技术领域，具体公开了带有预判断逻辑的SAR‑SS型ADC电路、模块。本发明在数字相关多采样的基础上采用SAR‑SS混合架构来将对两列像素信号{Vref,n}、{Vsig,n}的12bit量化分解成通过SAR‑ADC部进行粗量化、SS‑ADC部进行细量化，在实现低噪声的情况下提升了ADC的整体量化速度、且比采用单一架构SS型ADC的传统CMSADC功耗更低。本发明的电路设置了预判断逻辑部，来对是否需要对像素读出信号Vsig,2进行粗量化进行判断，以减少粗量化的不必要耗时及功耗，进一步提升了ADC的整体速度和功耗。

本发明授权带有预判断逻辑的SAR-SS型ADC电路、模块在权利要求书中公布了：1.一种带有预判断逻辑的SAR-SS型ADC电路，其特征在于，其用于对2列像素信号{Vref,n}、{Vsig,n}进行12bit量化以得到[Vref,n,Vsig,n]的12bit量化结果Fn11:0；n∈{1,2}；其包括： 信号输入部，其用于将Vref,1、Vsig,1、Vref,2、Vsig,2按顺序输入； 增益放大部，其用于对信号输入部的输出进行增益放大以得到增益信号Vin； 预判断逻辑部，其用于在Vsig,2输入后判断是否需要进行粗量化； SAR-ADC部，其用于：在Vref,1、Vsig,1、Vref,2输入后基于增益放大部对应输出的Vin进行粗量化以得到对应的6bit码值Dref,15:0、Dsig,15:0、Dref,25:0；在Vsig,2输入后依据预判断逻辑部的判断结果进行对应操作；其中，若判断出无需进行粗量化，则保留Dsig,15:0作为Vsig,2对应的6bit码值Dsig,25:0；否则，基于增益放大部对应输出的Vin进行粗量化以得到对应的6bit码值Dsig,25:0； SS-ADC部，其用于在SAR-ADC部对Vref,n、Vsig,n完成粗量化后，基于Vref,n、Vsig,n进行数字相关多采样以细量化得到9bit码值En8:0； 其中，SS-ADC部包括：1个比较器COMP1、1个计数器Counter、1个斜坡发生器RAMP_generator；COMP1的负输入端连接SAR-ADC部的输出电压VDAC，正输入端连接Vin，输出端用于输出控制信号VCOM；Counter的输入端连接VCOM；其中，Counter为9bit双向计数器，用于对Vin向上计数、向下计数以得到En8:0；RAMP_generator用于生成斜坡信号Vramp；以及 数据处理部，其用于：对Dref,n5:0、Dsig,n5:0进行数字相关双采样以得到6bit粗量化结果Fn5:0、依据Dsig,n5:0中的最高位Dsig,n0对En8:0进行条件多采样选择以得到6bit细量化结果Fn11:6；其中，Fn5:0、Fn11:6即组成Fn11:0。

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