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龙图腾网获悉湖南大学申请的专利一种存算一体结构加速计算的装置和方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115826840B 。

龙图腾网通过国家知识产权局官网在2025-07-04发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111086821.8，技术领域涉及：G06F3/05；该发明授权一种存算一体结构加速计算的装置和方法是由张鑫;汤宇哲;刘学峰;李根;曾应设计研发完成，并于2021-09-16向国家知识产权局提交的专利申请。

本一种存算一体结构加速计算的装置和方法在说明书摘要公布了：本发明涉及一种存算一体结构加速计算的装置和方法。存算一体结构计算加速装置包括：可调延时单元、第一采样保持通道、第二采样保持通道、第一比较通道、第二比较通道和逻辑处理单元，所述第一采样保持通道和第二采样保持通道的输入端均与加法电路的输出端连接；所述第一比较通道和第二比较通道分别与第一采样保持通道和第二采样保持通道连接；所述逻辑处理单元与第一比较通道和第二比较通道连接。通过检测计算结果信号来判断电路是否达到稳态，并自适应控制计算周期来达到加速计算的目的。

本发明授权一种存算一体结构加速计算的装置和方法在权利要求书中公布了：1.一种存算一体结构加速计算的装置,其特征在于，包括： 可调延时单元，用于对时钟信号进行延时，包括第一时钟信号输入端和第一延时时钟信号输出端，其中所述第一时钟信号输入端用于接收时钟信号；所述第一延时时钟信号输出端用于输出经延时后的时钟信号； 信号特征提取单元，包括多个信号输入端和一个信号输出端，所述多个信号输入端用于接收运算电路的多个运算结果信号；所述信号特征提取单元输出端用于输出包含存算一体运算电路多个运算结果信号响应特征的输出信号； 第一采样保持通道，包括第二时钟信号输入端、第一信号输入端和第一采样保持输出端，其中所述第二时钟信号输入端用于接收时钟信号；所述第一信号输入端与所述信号特征提取单元的求和信号输出端连接；所述第一采样保持输出端用于在时钟信号处于高或低电平时输出第一输入信号，在时钟信号处于低或高电平时输出时钟信号处于下降或上升沿时刻第一输入信号的瞬时值； 第二采样保持通道，包括第三时钟信号输入端、第二信号输入端和第二采样保持输出端，其中所述第三时钟信号输入端与所述可调延时单元连接用于接收所述第一延时时钟信号输出端的延时时钟信号；所述第二信号输入端与所述信号特征提取单元的求和信号输出端连接；所述第二采样保持输出端用于在时钟信号处于高或低电平时输出第二输入信号，在时钟信号处于低或高电平时输出时钟信号处于下降或上升沿时刻第二输入信号的瞬时值； 第一比较通道，包括第一比较输入端、第二比较输入端和第一比较输出端，其中所述第一比较输入端与第一采样保持输出端相连接，第二比较输入端与第二采样保持输出端相连，第一比较输出端用于输出第一比较输入端与第二比较输入端输入信号的比较结果； 第二比较通道，包括第三比较输入端、第四比较输入端和第二比较输出端，其中所述第三比较输入端与第一采样保持输出端相连接，第四比较输入端与第二采样保持输出端相连，第二比较输出端用于输出第二比较输入端与第一比较输入端输入信号的比较结果； 逻辑处理单元，包括第一逻辑输入端、第二逻辑输入端、第四时钟信号输入端、第五时钟信号输入端和第一逻辑处理输出端，其中所述第一逻辑输入端和第二逻辑输入端分别与第一比较输出端和第二比较输出端连接；所述第四时钟信号输入端用于接收时钟信号；所述第五时钟信号输入端与第一延时时钟信号输出端连接；第一逻辑输出端与输出端子连接；所述第一逻辑输出端的输出信号将被保存一个时钟周期； 当所述时钟信号、第一延时时钟输出端的输出信号处于低或高电平且第一比较通道输出端或第二比较通道输出端输出信号同时处于高或低电平时，第一逻辑输出端的输出为高电平； 当所述时钟信号或第一延时时钟输出端输出信号处于高电平且第一逻辑输出端输出信号上一时钟周期为高电平时，第一逻辑输出端的输出为高电平； 输出端子。

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