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龙图腾网获悉成都中微达信科技有限公司申请的专利一种基于FPGA的AD芯片同步校正方法及装置获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115694492B 。

龙图腾网通过国家知识产权局官网在2025-07-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211346917.8，技术领域涉及：H03M1/10；该发明授权一种基于FPGA的AD芯片同步校正方法及装置是由冯伯成;邹小波;白曜华;韩笑;黄维;肖鹏设计研发完成，并于2022-10-31向国家知识产权局提交的专利申请。

本一种基于FPGA的AD芯片同步校正方法及装置在说明书摘要公布了：本发明实施例中提供了一种基于FPGA的AD芯片同步校正方法及装置，该方法中，FPGA获取拟进行同步校正的AD芯片对应的同步矩阵后，对该AD芯片的测试码进行递增延时训练，得到对应的训练矩阵，通过判断同步矩阵和训练矩阵之间的差异位数是否超过设定值，确定是否需要向该AD芯片发送SYNC信号，若未超过设定值，则同步校正完成。因此，本发明通过预先生成同步矩阵，每次重新上电后，递增延时训练遍历所有延时只需要几十个微秒，如此即便多次发送SYNC信号实现AD芯片间的同步所花费的时间仍然不会超过1秒；同时，本发明实现上述功能对FPGA的逻辑资源占用不高，可支持更多的AD芯片的扩展。

本发明授权一种基于FPGA的AD芯片同步校正方法及装置在权利要求书中公布了：1.一种基于FPGA的AD芯片同步校正方法，其特征在于，包括： S1：使FPGA获取拟进行同步校正的AD芯片对应的同步矩阵； S2：将拟进行同步校正的AD芯片配置为测试码模式，并持续发送测试码至所述FPGA； S3：由所述FPGA对该AD芯片连续发送的测试码进行递增延时训练，并以该AD芯片对应的参考芯片的数据时钟读取每个延时状态下的测试码；其中，递增延时训练的最大递增次数N由所述FPGA提供的最小延时步进与最大延时确定； S4：由所述FPGA检测其读取的每个延时状态下的测试码是否为正确的测试码字，并根据检测结果，生成拟进行同步校正的AD芯片对应的训练矩阵；其中，所述同步矩阵为AD芯片与其参考芯片保持在同步状态下所生成的训练矩阵； S5：由所述FPGA检测拟进行同步校正的AD芯片的所述训练矩阵与所述同步矩阵之间的差异位数，并判断所述差异位数是否超过设定值；其中，若所述差异位数超过设定值，则由FPGA向该AD芯片发送SYNC信号，并重新进入步骤S2；否则，同步校正完成。

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