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龙图腾网获悉河南矽思微电子有限公司申请的专利时钟分频电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116707519B 。

龙图腾网通过国家知识产权局官网在2025-07-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310720224.9，技术领域涉及：H03K23/66；该发明授权时钟分频电路是由房铭;王梦梦;冯立伟;韦金城设计研发完成，并于2023-06-19向国家知识产权局提交的专利申请。

本时钟分频电路在说明书摘要公布了：本发明公开一种时钟分频电路，属于时钟分频技术，包括使能模块，基于第一输入时钟信号和第五信号得到开关信号；分频比配置字调节模块，用第二时钟信号采样输入分频比配置字得到第一分频比配置字，用第二时钟信号采样第一分频比配置字得到第二分频比配置字；动态分频器模块，在输出信号分频比配置字控制下对第二输入时钟信号进行分频或不分频，输出第一输出时钟信号；第一输出时钟信号经反相得到第二输出时钟信号，第二输出时钟信号经反相得到第三时钟信号，第三时钟信号经反相得到第二时钟信号，将第二输出时钟信号和第十三信号进行或非运算后得到最终输出时钟信号。本发明能够实现输出时钟信号动态分频，输出时钟信号不会产生毛刺。

本发明授权时钟分频电路在权利要求书中公布了：1.一种时钟分频电路，其特征在于，包括： 使能模块，其用于基于第一输入时钟信号（CKIN_DIV2）和第五信号（SER2）得到开关信号（CKAXI_PD）； 分频比配置字调节模块，其用于用第二时钟信号（CLKB_AXI_BUF）通过第三D触发器（dff3）去采样输入分频比配置字（CKAXI_CTL1:0）得到第一分频比配置字，用第二时钟信号（CLKB_AXI_BUF）通过第四D触发器（dff4）去采样第一分频比配置字得到第二分频比配置字（CKAXI_CTL_BUF11:0），用第二时钟信号（CLKB_AXI_BUF）通过第五D触发器（dff5）去采样第二分频比配置字（CKAXI_CTL_BUF11:0）得到第三分频比配置字（CKAXI_CTL_BUF21:0），用开关信号（CKAXI_PD）通过第六D触发器（dff6）去采样第二分频比配置字（CKAXI_CTL_BUF11:0）得到输出信号分频比配置字（CKAXI_CTL_LOAD1:0），将第二分频比配置字（CKAXI_CTL_BUF11:0）和第三分频比配置字（CKAXI_CTL_BUF21:0）进行异或运算得到第一异或输出信号（CKAXI_XOR1:0）；其用于将第七信号（SER4）和第一异或输出信号（CKAXI_XOR1:0）进行异或运算得到第二异或输出信号（RATE_CHANGE_NAND），用第二时钟信号（CLKB_AXI_BUF）通过第七D触发器（dff7）去采样第二异或输出信号（RATE_CHANGE_NAND）得到第六信号（SER3），将第六信号（SER3）和第五信号（SER2）进行与运算得到第七信号（SER4），将第六信号（SER3）经过第二缓冲器（buf2）后得到第八信号（RATE_CHANGE_PRE），用第三时钟信号（CLKB_AXI_INV）通过第八D触发器（dff8）去采样第九信号（RST_PRE）得到第十信号，将第十信号反相得到第九信号（RST_PRE），用第九信号（RST_PRE）通过第九D触发器（dff9）去采样第五信号（SER2）得到第十一信号，将第十一信号反相得到第五信号（SER2），用第二时钟信号（CLKB_AXI_BUF）通过第十D触发器（dff10）去采样第八信号（RATE_CHANGE_PRE）得到第十二信号，将第十二信号经过第三缓冲器（buf3）后得到第十三信号（RATE_CHANGE）；其中，第八信号（RATE_CHANGE_PRE）分别输入第八D触发器（dff8）的复位端、第九D触发器（dff9）的复位端；输入分频比配置字（CKAXI_CTL1:0）分别输入第三D触发器（dff3）的ID端、第四D触发器（dff4）的ID端、第五D触发器（dff5）的ID端、第六D触发器（dff6）的ID端； 动态分频器模块，其在输出信号分频比配置字（CKAXI_CTL_LOAD1:0）控制下对第二输入时钟信号（CKIP_DIV2）进行分频或不分频，其输出端输出第一输出时钟信号（CLK_AXI_PRE）； 其中，第一输入时钟信号（CKIN_DIV2）和第二输入时钟信号（CKIP_DIV2）为一组差分时钟信号，第一输出时钟信号（CLK_AXI_PRE）经反相后得到第二输出时钟信号（CLKB_AXI），第二输出时钟信号（CLKB_AXI）经反相后得到第三时钟信号（CLKB_AXI_INV），第三时钟信号（CLKB_AXI_INV）经反相后得到第二时钟信号（CLKB_AXI_BUF），将第二输出时钟信号（CLKB_AXI）和第十三信号（RATE_CHANGE）进行或非运算后得到最终输出时钟信号（CLK_AXI）。

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