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龙图腾网获悉北京理工大学申请的专利一种低比特神经网络训练方法与加速器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119227746B 。

龙图腾网通过国家知识产权局官网在2025-06-20发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411282693.8，技术领域涉及：G06N3/0464；该发明授权一种低比特神经网络训练方法与加速器是由张延军;朱博宇;曹宇腾;于佳灏;卢继华;杨旭设计研发完成，并于2024-09-13向国家知识产权局提交的专利申请。

本一种低比特神经网络训练方法与加速器在说明书摘要公布了：本发明属于神经网络加速设计技术领域，提出了一种低比特神经网络训练方法及加速器。所述比特神经网络训练方法及加速器的特征主要在以下三个方面。第一，训练过程中使用一种周期函数近似取证函数的梯度；第二，低比特计算阵列在输入通道和输出通道维度的计算并行度可运行时调整；第三，低比特神经网络加速器使用全加法卷积。所述比特神经网络训练方法及加速器实现了四比特位宽的运算并保持较好的网络精度，达到了较高的计算并行度与计算速度，降低了计算复杂度与资源需求，适用于资源受限平台进行部署。

本发明授权一种低比特神经网络训练方法与加速器在权利要求书中公布了：1.一种全加法低比特神经网络加速器，与统一内存和通用处理器相连，其特征在于，包括硬件数据重排模块、缓存调度模块、输入特征图缓存、并行计算阵列及输出特征图缓存；所述硬件数据重排模块与统一内存及缓存调度模块相连；所述缓存调度模块与硬件数据重排模块、通用处理器、输入特征图缓存及输出特征图缓存相连；所述输入特征图缓存与统一内存、缓存调度模块和并行计算阵列相连；所述输出特征图缓存与统一内存、缓存调度模块和并行计算阵列相连；所述并行计算阵列与缓存调度模块、输入特征图缓存和输出特征图缓存相连；硬件数据重排模块接收缓存调度模块的每层输入特征图的尺寸、数据地址信息，根据尺寸、数据地址信息从统一内存中读取当前层输入特征图的数据信息，将数据信息的排列方式转换成高、宽、特征通道数的顺序后存回统一内存中；缓存调度模块接受来自通用处理器的输入特征图尺寸、输入特征图数据地址、权重尺寸、权重数据地址、输出特征图尺寸、输出特征图数据地址、当前层计算类型；在每层计算开始时，将输入特征图尺寸和输入特征图数据地址发送给所述硬件数据重排模块；根据输入特征图尺寸、权重尺寸计算得到并行计算阵列的并行度划分信息发送给并行计算阵列；根据并行度划分信息、输入特征图尺寸、输入特征图数据地址、权重尺寸和权重数据地址计算得到不同的输入缓存读入地址和输入缓存读取长度，发送给输入特征图缓存；根据并行度划分信息、输出特征图尺寸、输出特征图数据地址计算得到不同的输出缓存写入地址和输出缓存写入长度，发送给输出特征图缓存；所述输入特征图缓存接受来自所述缓存调度模块的输入缓存读入地址和输入缓存读取长度信息，从统一内存中读取分块的输入特征图数据和权重数据，发送给所述并行计算阵列；所述输出特征图缓存接受来自所述缓存调度模块的输出缓存写入地址和输出缓存写入长度信息，将来自并行计算阵列的分块的输出特征图数据发送给统一内存；所述并行计算阵列接受来自缓存调度模块的并行度划分信息，根据所述并行度划分信息配置在输入通道和输出通道并行计算的并行度；从输入特征图缓存读入分块的输入特征图数据和权重数据进行卷积计算，计算完毕后得到输出特征图存入输出特征图缓存中。

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